JPS6210927A - Ｐｌｌ発振回路 - Google Patents
Ｐｌｌ発振回路Info
- Publication number
- JPS6210927A JPS6210927A JP60149424A JP14942485A JPS6210927A JP S6210927 A JPS6210927 A JP S6210927A JP 60149424 A JP60149424 A JP 60149424A JP 14942485 A JP14942485 A JP 14942485A JP S6210927 A JPS6210927 A JP S6210927A
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- JP
- Japan
- Prior art keywords
- phase
- circuit
- output
- oscillation
- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
無線通信機や電子機器に使用されるＰＬＬ（Ｐｈａａ・
Ｌｏｃｋ＠ｄ Ｌｏｏｐ ）発振回路に関するものであ
る。
Ｌｏｃｋ＠ｄ Ｌｏｏｐ ）発振回路に関するものであ
る。
ＰＬＬ発振器は発振周波数が極めて安定であること、発
振周波数がデジタル的に細かく設定できる等の特長があ
るため無線通信機や電子機器に広く利用されて居９、そ
の原理や構成については当業者には衆知であるから詳細
な説明は省略するが、以下に本発明に関連する溌振周波
数変化ステップの設定の従来技術例につき述べる。
振周波数がデジタル的に細かく設定できる等の特長があ
るため無線通信機や電子機器に広く利用されて居９、そ
の原理や構成については当業者には衆知であるから詳細
な説明は省略するが、以下に本発明に関連する溌振周波
数変化ステップの設定の従来技術例につき述べる。
第４図はＰＬＬ発振回路の基本的構成であ）、電圧制御
発振器（以下はＶＣＯと略記する）、可変分周器（以下
はＰＤと略記する）、位相比較器（以下はφＤと略記す
る）、低域沖波器（以下はＩＦＦと略記する）、基準発
振器（以下はｆ８と略記する）で構成されて居ル、ＶＣ
Ｏの発振周波数は通常ＰＤＯ分周数（または分局比）を
変えて設定してお９、ＰＤＯ分周数を１だけ増減するこ
とによシ発振周波数はｆ８と同量の変化をするから１発
振周波数変化の最小ステップはｆ８という仁とになる。
発振器（以下はＶＣＯと略記する）、可変分周器（以下
はＰＤと略記する）、位相比較器（以下はφＤと略記す
る）、低域沖波器（以下はＩＦＦと略記する）、基準発
振器（以下はｆ８と略記する）で構成されて居ル、ＶＣ
Ｏの発振周波数は通常ＰＤＯ分周数（または分局比）を
変えて設定してお９、ＰＤＯ分周数を１だけ増減するこ
とによシ発振周波数はｆ８と同量の変化をするから１発
振周波数変化の最小ステップはｆ８という仁とになる。
それで発振周波数を非常に細かい周波数ステップで変化
するためには／、の周波数を極めて低く設定することに
なシ、φＤよ、り ＶＣＯに加える制御電圧中の／８相
当の低い周波数のリップルを除去するためのＬＰＦの時
定数を大無く取る結果として、制御ループの応答時間（
ロックアツプタイム）が大きくなシ急速な周波数変化が
不可能となる。また八が低くなるほどＰＤの分局数を大
きくしなければならず、分ｌＩＲ数が大きいほど制御ル
ープの制御感度が低下するという問題がある。
するためには／、の周波数を極めて低く設定することに
なシ、φＤよ、り ＶＣＯに加える制御電圧中の／８相
当の低い周波数のリップルを除去するためのＬＰＦの時
定数を大無く取る結果として、制御ループの応答時間（
ロックアツプタイム）が大きくなシ急速な周波数変化が
不可能となる。また八が低くなるほどＰＤの分局数を大
きくしなければならず、分ｌＩＲ数が大きいほど制御ル
ープの制御感度が低下するという問題がある。
第５図は可変分周器２０周波数ステップはそのままで６
至を首基準発振器５１を可変分周器５２を通して得る構
成とし、可変分周器の分周数を変えることによって分周
器２による周波数ステップの中間の値を得るものである
が、必ずしも希望の周波数ステップが得られるとは限ら
ないし、原基単発振器５１０周波数を変えてもよいが安
定度あるいは費用増加の問題がある。
至を首基準発振器５１を可変分周器５２を通して得る構
成とし、可変分周器の分周数を変えることによって分周
器２による周波数ステップの中間の値を得るものである
が、必ずしも希望の周波数ステップが得られるとは限ら
ないし、原基単発振器５１０周波数を変えてもよいが安
定度あるいは費用増加の問題がある。
第６図はｖｃｏ ｉの発振周波数をミクサ７を通してミ
ックスダウンして可変分周器２に加える構成であって、
局部発振器８の周波数を変化してＶＣＯ１の発振周波数
あるいは周波数変化ステップを任意に設定し易い方法で
おるが、周波数安定度についてはｆ、 ５と同等の比重
を有するので、安定度を保持するためには２重ＰＬＬ構
成となり回路が複雑となる問題がある。
ックスダウンして可変分周器２に加える構成であって、
局部発振器８の周波数を変化してＶＣＯ１の発振周波数
あるいは周波数変化ステップを任意に設定し易い方法で
おるが、周波数安定度についてはｆ、 ５と同等の比重
を有するので、安定度を保持するためには２重ＰＬＬ構
成となり回路が複雑となる問題がある。
第７図も２重ＰＬＬ構成であるが、第２ ＰＬＬ回路旦
はＶＣＯ９１−Ｐ Ｄ ９２ ・φＤ ９３ ・ＬＰＦ
’ ９４ Ｏループに菌Ｉ ＰＬＬ回路と共通の／、５
を用いることによシ、第１ ＰＬＬ回路と同じ周波数ス
テップとなるので、これを出力分周器９５でＮ分周する
ととによシＩ／Ｎの周波数ステップを得るものである。
はＶＣＯ９１−Ｐ Ｄ ９２ ・φＤ ９３ ・ＬＰＦ
’ ９４ Ｏループに菌Ｉ ＰＬＬ回路と共通の／、５
を用いることによシ、第１ ＰＬＬ回路と同じ周波数ス
テップとなるので、これを出力分周器９５でＮ分周する
ととによシＩ／Ｎの周波数ステップを得るものである。
第８図は第７図と類似しているが、出力周波数をＮ分周
する代９に／１１５をＮ分周することにょシ１／Ｎの周
波数ステップを得る吃のである。
する代９に／１１５をＮ分周することにょシ１／Ｎの周
波数ステップを得る吃のである。
第７図と第８図は独立のｆｌを必要としない利点がある
が、２重ＰＬＬによる回路の複雑化とスジリアスを生じ
易い問題がある。
が、２重ＰＬＬによる回路の複雑化とスジリアスを生じ
易い問題がある。
ＰＬＬ発振回路の発振周波数ステップを細分化するには
前項で述べたように種々の従来技術があるが、実施には
問題点を含んでいる。そとで本発明では比較的簡単な構
成でｆ、の半分の周波数ステップを得ることを目的とし
ている。
前項で述べたように種々の従来技術があるが、実施には
問題点を含んでいる。そとで本発明では比較的簡単な構
成でｆ、の半分の周波数ステップを得ることを目的とし
ている。
との発明は少なくもＶＣＯ・ＰＤ・φＤ −ＬＰ１１’
およびｆｌで構成されるＰＬＬ発振回路において、ＰＤ
の入力部に信号の位相を反転する回路と位相非反転回路
とを設け、ＰＤの出力の１周期間に１回該入力信号の位
相を反転することにより、ＶＣＯの発振周波数変化ステ
ツノを！、の１／２に設定することをｒ ｇ ） 特徴とするＰＬＬ発振回路であシ、ＦＤの入力信号の位
相を反転する方法は、位相反転回路と位相非反転回路の
動作を制御するフリップフロップ（以下はＦＦと略記す
る）の入力部にＰＤの出力信号をト、リガ信号として加
えることを特許請求の範囲第２項に開示しである。また
ＰＤの入力信号の位相を反転する方法は、位相反転回路
と位相非反転回路の動作を制御するＦＦの入力部に／、
をトリガとして加えることを特許請求の範囲第３項に開
示しである。以上の具体的構成例は第１図のごとくであ
るが、その詳細については次の発明の実施例の項にて述
べる。
およびｆｌで構成されるＰＬＬ発振回路において、ＰＤ
の入力部に信号の位相を反転する回路と位相非反転回路
とを設け、ＰＤの出力の１周期間に１回該入力信号の位
相を反転することにより、ＶＣＯの発振周波数変化ステ
ツノを！、の１／２に設定することをｒ ｇ ） 特徴とするＰＬＬ発振回路であシ、ＦＤの入力信号の位
相を反転する方法は、位相反転回路と位相非反転回路の
動作を制御するフリップフロップ（以下はＦＦと略記す
る）の入力部にＰＤの出力信号をト、リガ信号として加
えることを特許請求の範囲第２項に開示しである。また
ＰＤの入力信号の位相を反転する方法は、位相反転回路
と位相非反転回路の動作を制御するＦＦの入力部に／、
をトリガとして加えることを特許請求の範囲第３項に開
示しである。以上の具体的構成例は第１図のごとくであ
るが、その詳細については次の発明の実施例の項にて述
べる。
特許請求の範囲第４項は第３図例示のようにＰＤを２段
階構成とし、その中間に位相反転回路と位相非反転回路
とを設けた構成につき關示しであるが、その詳細につい
ては以下の発明の他の実施例の項にて述べる。
階構成とし、その中間に位相反転回路と位相非反転回路
とを設けた構成につき關示しであるが、その詳細につい
ては以下の発明の他の実施例の項にて述べる。
第１図は本発明の実施回路構成例であって、ＶＣＯ１−
ＦＤ２ ・ｄＤ３ ・ＩＦＦ４ ・ｆ、 ５から成る基
本釣ＰＬＬ発振回路において、ＶＣＯ１とＰＤ２との中
間に位相制御回路旦を設け、該位相制御回路旦はインバ
ータ＾とバスバッファＢ１とよ構成る位相反転回路と、
同相増幅器ＡとバスバッファＢ３とよ構成る位相非反転
回路を並列接続したものであって、バスバッファＢ１と
Ｂ！とは動作を外部から制御される信号ｒ−トとして動
作し、ＦＦ７のＱ出力と互出力とによシそれぞれ制御さ
れるので、ＦＦ７の動作に従ってＰＤ２の入力信号の位
相が反転する。ＦＦ７はＣＫ入カスイッチ８１０をＯＦ
Ｆにして置けばＱ−互はそのｔまの出力状態を保持して
おシ、ＰＤには反転信号が非反転信号のいずれかが加わ
るが、どちらでもＰＬＬ動作は異常なく行なわれる。８
１０をＯＮにしてＦＦ７のＣＫ大入力ＰＤ出力を加える
と信号の立上りで（立下シでもよいが、以下の説明にお
いては立−Ｆシ動作に統一する）ＦＦ７はトリガされて
ＱとＱは反転しＰＤの入力信号の位相も逆転することに
なる。その動作を第２図波形図により説明すると、■−
＠の区間はＰＤにはＶＣＯｌの反転出力■が入力し、Ｐ
Ｄ２の出力には■の４分周された■が現われφＤ３で１
８と位相同期状態でＶＣＯ発振周波数（■も同じ）はロ
ックされている。
ＦＤ２ ・ｄＤ３ ・ＩＦＦ４ ・ｆ、 ５から成る基
本釣ＰＬＬ発振回路において、ＶＣＯ１とＰＤ２との中
間に位相制御回路旦を設け、該位相制御回路旦はインバ
ータ＾とバスバッファＢ１とよ構成る位相反転回路と、
同相増幅器ＡとバスバッファＢ３とよ構成る位相非反転
回路を並列接続したものであって、バスバッファＢ１と
Ｂ！とは動作を外部から制御される信号ｒ−トとして動
作し、ＦＦ７のＱ出力と互出力とによシそれぞれ制御さ
れるので、ＦＦ７の動作に従ってＰＤ２の入力信号の位
相が反転する。ＦＦ７はＣＫ入カスイッチ８１０をＯＦ
Ｆにして置けばＱ−互はそのｔまの出力状態を保持して
おシ、ＰＤには反転信号が非反転信号のいずれかが加わ
るが、どちらでもＰＬＬ動作は異常なく行なわれる。８
１０をＯＮにしてＦＦ７のＣＫ大入力ＰＤ出力を加える
と信号の立上りで（立下シでもよいが、以下の説明にお
いては立−Ｆシ動作に統一する）ＦＦ７はトリガされて
ＱとＱは反転しＰＤの入力信号の位相も逆転することに
なる。その動作を第２図波形図により説明すると、■−
＠の区間はＰＤにはＶＣＯｌの反転出力■が入力し、Ｐ
Ｄ２の出力には■の４分周された■が現われφＤ３で１
８と位相同期状態でＶＣＯ発振周波数（■も同じ）はロ
ックされている。
■−〇間に８１０がＯＮすると、＠における■
・の立上りでＦＦ７はトリガされてＱと互が反転するか
ら、Ｂ１が閉ぢてＢ８が開き＠−θ間は逆位相の■がＰ
Ｄ２に入力して５個目の立上シ点θで■が立上シ、ＦＦ
７がトリガされてＱと互が反転して■から■に変る。＠
とθの点における■と■の切替状態を見ると、切替りか
ら信号の立上りまでに餘な半周期が付加されていること
がわかる。従って８１０がＯＦＦの■−＠区間ではＰＤ
Ｏ分周数は４であるが、８１０がＯＮするとＰＤの分局
数は等測的に４．５となｇ 、 ＶＣＯ１の発振周波数
はへの４倍から４．５倍と通常の変化ステップの半分の
変化が得られるものである。
・の立上りでＦＦ７はトリガされてＱと互が反転するか
ら、Ｂ１が閉ぢてＢ８が開き＠−θ間は逆位相の■がＰ
Ｄ２に入力して５個目の立上シ点θで■が立上シ、ＦＦ
７がトリガされてＱと互が反転して■から■に変る。＠
とθの点における■と■の切替状態を見ると、切替りか
ら信号の立上りまでに餘な半周期が付加されていること
がわかる。従って８１０がＯＦＦの■−＠区間ではＰＤ
Ｏ分周数は４であるが、８１０がＯＮするとＰＤの分局
数は等測的に４．５となｇ 、 ＶＣＯ１の発振周波数
はへの４倍から４．５倍と通常の変化ステップの半分の
変化が得られるものである。
ＦＦ７のＣＫにトリが入力があってからＱ−Ｑが反転し
てＢ１とＢ！の開閉の切替えを完了するまでには多少の
時間遅延があるので、これを＠の部分拡大図で見ると■
から■への切り替わシに際してΔｔだけ遅延して■＋■
のような形状となるわけであるが、実際上はΔｔが■の
半周期以内であれば支障ないものである。
てＢ１とＢ！の開閉の切替えを完了するまでには多少の
時間遅延があるので、これを＠の部分拡大図で見ると■
から■への切り替わシに際してΔｔだけ遅延して■＋■
のような形状となるわけであるが、実際上はΔｔが■の
半周期以内であれば支障ないものである。
以上においてＦＦ７のトリガにはＰＤ２の出力信号を用
いたが、ＰＬＬ回路のロック状態においてはＰＤ２の出
力信号とｆ８とは一致しているのであるから第１図に点
線で結んだようにｆｌをＦＦ７のトリガとして使用して
も同一の結果が得られるととは明らかである。
いたが、ＰＬＬ回路のロック状態においてはＰＤ２の出
力信号とｆ８とは一致しているのであるから第１図に点
線で結んだようにｆｌをＦＦ７のトリガとして使用して
も同一の結果が得られるととは明らかである。
また図示は省略したが、ＶＣＯ１の出力信号をミクサを
通して位相制御回路に加えても本発明の効果は変わらな
い。
通して位相制御回路に加えても本発明の効果は変わらな
い。
本発明の他の実施例を第３図に示す。図においてＰＤ２
ＡとＰ０２ＢはＢ１図のＰＤ２を２段階に分割したもの
であシ、２人と２Ｂの中間に位相制御回路旦を置いた構
成である。ＰＤＯ総合の分周数は２人の分周数と２Ｂの
分局数の積であるから、その条件を満足する範囲での分
割は支障なく、その両方を可変分周器としても、一方を
固定分周器としてもよい。この場合もＦＦ７のトリガ゛
入力としてＰＤ２の出力でもｆｌでも利用でき、動作原
理も第１図、第２ν１にて説明したと同じである。
ＡとＰ０２ＢはＢ１図のＰＤ２を２段階に分割したもの
であシ、２人と２Ｂの中間に位相制御回路旦を置いた構
成である。ＰＤＯ総合の分周数は２人の分周数と２Ｂの
分局数の積であるから、その条件を満足する範囲での分
割は支障なく、その両方を可変分周器としても、一方を
固定分周器としてもよい。この場合もＦＦ７のトリガ゛
入力としてＰＤ２の出力でもｆｌでも利用でき、動作原
理も第１図、第２ν１にて説明したと同じである。
ＶＣＯ１の発振周波数が非常に高い場合は第１図の構成
では位相切替に要する遅延時間Δｔが信号の半周期を越
える懸念がある場合には予め２人で分周してから位相制
御回路に加えることによシ確夾な動作が維持できるし、
信号の周波数がＰＤ２の動作限界を越える場合にもＰＤ
２Ａをプリスケ−２として動作することによｊ５ＰＤ２
Ｂに低規格の品を使用し得る便宜もある。
では位相切替に要する遅延時間Δｔが信号の半周期を越
える懸念がある場合には予め２人で分周してから位相制
御回路に加えることによシ確夾な動作が維持できるし、
信号の周波数がＰＤ２の動作限界を越える場合にもＰＤ
２Ａをプリスケ−２として動作することによｊ５ＰＤ２
Ｂに低規格の品を使用し得る便宜もある。
本発明によれば、ＰＬＬ発振器の周波数変化の最小ステ
ップがｆＩＬであるのを従来技術に比して比較的簡単か
つ確実に最小ステップを１７２に設定することが可能で
ある。
ップがｆＩＬであるのを従来技術に比して比較的簡単か
つ確実に最小ステップを１７２に設定することが可能で
ある。
実用面においては、例えば無線通信機において、１０
ｋＨｚのチャンネルステツブでの運用と５ ｋｌ（ｚの
周波数シフトを両立させる周波数設定用のＰＬＬ制御の
局部発振器として効果的である。
ｋＨｚのチャンネルステツブでの運用と５ ｋｌ（ｚの
周波数シフトを両立させる周波数設定用のＰＬＬ制御の
局部発振器として効果的である。
第１図は本発明の実施回路構成例、第２図は第１図の動
作タイミング図、第３図は本発明の他の実施回路構成例
、第４図はＰＬＬ発振回路の基本構成図、第５図、第６
図２Ｍ７図、第８図は発振周波数の変化ステラ′ｆを細
分化するための従来回路例である。 １・・・■ＣＯ１２・２Ａ・２Ｂ・・・可変分周器、３
・・・位相比較器、４・・・ＬＰＦ、５・・・基準発振
器、旦・・・位相制御回路、７・・・フリッグフロッ！
、８・・・ミクサ、９・・・局部発振器、旦・・・第２
ＰＬＬ発振回路、ｌＯ・・・スイッチ。 特詐出願人 八重洲無線株式会社 第 ２ 図 ■涌− 第 ４ 図 第 ６ 図 第７図 第 ８ 図
作タイミング図、第３図は本発明の他の実施回路構成例
、第４図はＰＬＬ発振回路の基本構成図、第５図、第６
図２Ｍ７図、第８図は発振周波数の変化ステラ′ｆを細
分化するための従来回路例である。 １・・・■ＣＯ１２・２Ａ・２Ｂ・・・可変分周器、３
・・・位相比較器、４・・・ＬＰＦ、５・・・基準発振
器、旦・・・位相制御回路、７・・・フリッグフロッ！
、８・・・ミクサ、９・・・局部発振器、旦・・・第２
ＰＬＬ発振回路、ｌＯ・・・スイッチ。 特詐出願人 八重洲無線株式会社 第 ２ 図 ■涌− 第 ４ 図 第 ６ 図 第７図 第 ８ 図
Claims (4)
- （１）少なくとも電圧制御発振器・可変分周器・位相比
較器・低域ろ波器および基準発振器で構成されるＰＬＬ
発振回路において、可変分周器の入力部に信号の位相を
反転する回路と位相非反転回路とを設け、可変分周器の
出力の１周期間に１回該入力信号の位相を反転すること
により、電圧制御発振器の発振周波数変化ステップを基
準発振周波数の１／２に設定することを特徴とするＰＬ
Ｌ発振回路。 - （２）可変分周器の入力信号の位相を反転する方法は、
位相反転回路と位相非反転回路の動作を制御するフリッ
プフロップの入力部に可変分周器の出力信号をトリガ信
号として加えるものである特許請求の範囲第１項記載の
ＰＬＬ発振回路。 - （３）可変分周器の入力信号の位相を反転する方法は、
位相反転回路と位相非反転回路の動作を制御するフリッ
プフロップの入力部に基準発振信号をトリガとして加え
るものである特許請求の範囲第１項記載のＰＬＬ発振回
路。 - （４）前記可変分周器を２段階構成とし、その中間に前
記位相反転回路と位相非反転回路とを設けた、特許請求
の範囲第１項・第２項および第３項記載のＰＬＬ発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60149424A JPS6210927A (ja) | 1985-07-08 | 1985-07-08 | Ｐｌｌ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60149424A JPS6210927A (ja) | 1985-07-08 | 1985-07-08 | Ｐｌｌ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6210927A true JPS6210927A (ja) | 1987-01-19 |
Family
ID=15474804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60149424A Pending JPS6210927A (ja) | 1985-07-08 | 1985-07-08 | Ｐｌｌ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210927A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278434A (en) * | 1991-05-30 | 1994-01-11 | Mitsubishi Denki Kabushiki Kaisha | Pressure engagement structure for a full press-pack type semiconductor device |
| US5559686A (en) * | 1994-07-08 | 1996-09-24 | Sundstrand Corporation | Stepped waveform inverter control |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164327A (ja) * | 1982-03-25 | 1983-09-29 | Sony Corp | 周波数逓倍回路 |
-
1985
- 1985-07-08 JP JP60149424A patent/JPS6210927A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164327A (ja) * | 1982-03-25 | 1983-09-29 | Sony Corp | 周波数逓倍回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278434A (en) * | 1991-05-30 | 1994-01-11 | Mitsubishi Denki Kabushiki Kaisha | Pressure engagement structure for a full press-pack type semiconductor device |
| US5559686A (en) * | 1994-07-08 | 1996-09-24 | Sundstrand Corporation | Stepped waveform inverter control |
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