JPH083070Y2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH083070Y2 JPH083070Y2 JP1988096022U JP9602288U JPH083070Y2 JP H083070 Y2 JPH083070 Y2 JP H083070Y2 JP 1988096022 U JP1988096022 U JP 1988096022U JP 9602288 U JP9602288 U JP 9602288U JP H083070 Y2 JPH083070 Y2 JP H083070Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- phase comparison
- charge pump
- pulse width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、基準周波数信号と可変周波数信号の位相を
位相比較回路で比較し、VCOの発振周波数をロックするP
LL回路に関する。
位相比較回路で比較し、VCOの発振周波数をロックするP
LL回路に関する。
（ロ）従来の技術 一般に、PLL回路は、第５図に示すごとく、水晶発振
回路（１）からの発振出力をリファレンスデバイダ
（２）で分周してえられる基準周波数信号fRと、VCO
（３）からの発振出力をプログラマブルデバイダ（４）
で分周してえられる可変周波数信号fPとを位相比較回路
（５）で比較し、その位相差出力に応じた直流電圧VTを
チャージポンプ回路（６）及びLPF（７）によって得
て、その直流電圧VTでVCO（３）を制御することによ
り、VCO（３）の発振周波数fOSCをロックするものであ
る。
回路（１）からの発振出力をリファレンスデバイダ
（２）で分周してえられる基準周波数信号fRと、VCO
（３）からの発振出力をプログラマブルデバイダ（４）
で分周してえられる可変周波数信号fPとを位相比較回路
（５）で比較し、その位相差出力に応じた直流電圧VTを
チャージポンプ回路（６）及びLPF（７）によって得
て、その直流電圧VTでVCO（３）を制御することによ
り、VCO（３）の発振周波数fOSCをロックするものであ
る。
第５図のPLL回路において、ステップ入力を印加した
ときのロックアップ時間ｔは、 ｔ＝α／ωｎ で表される。ここで、αは減衰定数及び最終誤差値によ
り決まる定数である。LPF（７）ループフィルタとして
用いると、 ωｎ＝√K/τ1（τ1はフィルタの定数）であり、ルー
プゲインＫは、 Ｋ＝KP・KV/N（Ｎはプログラムディバイダの分周比、
KPは位相比較回路のゲイン、KVはVCOのゲイン）とな
る。
ときのロックアップ時間ｔは、 ｔ＝α／ωｎ で表される。ここで、αは減衰定数及び最終誤差値によ
り決まる定数である。LPF（７）ループフィルタとして
用いると、 ωｎ＝√K/τ1（τ1はフィルタの定数）であり、ルー
プゲインＫは、 Ｋ＝KP・KV/N（Ｎはプログラムディバイダの分周比、
KPは位相比較回路のゲイン、KVはVCOのゲイン）とな
る。
（ハ）考案が解決しようとする課題 第５図においてＫ＝KP・KV/NのKP・KVはシステムによ
って一義的に決まるため、分周比Ｎが大きくなるとロッ
クアップ時間は長くなる。即ち、PLL回路を受信機の局
部発振として、あるいは、送信用キャリアとして使われ
るため、周波数の高いチャンネルの切り換え時には、分
周比が大きくなるため、ロックアップ時間が長くなる欠
点があった。
って一義的に決まるため、分周比Ｎが大きくなるとロッ
クアップ時間は長くなる。即ち、PLL回路を受信機の局
部発振として、あるいは、送信用キャリアとして使われ
るため、周波数の高いチャンネルの切り換え時には、分
周比が大きくなるため、ロックアップ時間が長くなる欠
点があった。
（ニ）課題を解決するための手段 本考案は、上述した点に鑑みて創作されたものであ
り、基準発振信号を分周するリファレンスディバイダ
と、電圧制御発振回路（VCO）と、該VCOの発振出力を分
周するプログラマブルディバイダと、前記リファレンス
ディバイダの出力と前記プログラマブルディバイダの各
々の出力の位相差を比較する位相比較回路と、該位相比
較回路の出力に接続されたチャージポンプ回路と、該チ
ャージポンプ回路の出力を平滑し前記VCOの制御電圧を
発生するローパスフィルタ（LPF）とから構成されるPLL
回路において、前記位相比較回路の出力と前記チャージ
ポンプ回路の入力間に、前記位相比較回路の出力を制御
信号に基ずいてパルス幅伸長するパルス幅伸長回路を設
け、前記制御信号によりロックアップ時間を可変するも
のであり、更には、該パルス幅伸長回路の出力が印加さ
れ、出力が前記LPFに印加される副チャージポンプ回路
を設け、前記制御信号によりロックアップ時間を可変す
るものである。
り、基準発振信号を分周するリファレンスディバイダ
と、電圧制御発振回路（VCO）と、該VCOの発振出力を分
周するプログラマブルディバイダと、前記リファレンス
ディバイダの出力と前記プログラマブルディバイダの各
々の出力の位相差を比較する位相比較回路と、該位相比
較回路の出力に接続されたチャージポンプ回路と、該チ
ャージポンプ回路の出力を平滑し前記VCOの制御電圧を
発生するローパスフィルタ（LPF）とから構成されるPLL
回路において、前記位相比較回路の出力と前記チャージ
ポンプ回路の入力間に、前記位相比較回路の出力を制御
信号に基ずいてパルス幅伸長するパルス幅伸長回路を設
け、前記制御信号によりロックアップ時間を可変するも
のであり、更には、該パルス幅伸長回路の出力が印加さ
れ、出力が前記LPFに印加される副チャージポンプ回路
を設け、前記制御信号によりロックアップ時間を可変す
るものである。
（ホ）作用 上述の手段によれば、PLL回路がロック状態にある時
は、制御信号によってパルス幅伸長回路を不動作状態と
して位相比較回路の出力がそのままチャージポンプ回路
に印加されるので、ループゲインは低くなり、一方、ロ
ックアップ動作中は、制御信号によりパルス幅伸長回路
を動作状態として伸長されたパルスがチャージポンプ回
路または副チャージポンプ回路に印加されるので、ルー
プゲインが高くなり、ロックアップ時間が短縮される。
は、制御信号によってパルス幅伸長回路を不動作状態と
して位相比較回路の出力がそのままチャージポンプ回路
に印加されるので、ループゲインは低くなり、一方、ロ
ックアップ動作中は、制御信号によりパルス幅伸長回路
を動作状態として伸長されたパルスがチャージポンプ回
路または副チャージポンプ回路に印加されるので、ルー
プゲインが高くなり、ロックアップ時間が短縮される。
（ヘ）実施例 第１図は、本考案の実施例を示すブロック図であり、
（８）は位相比較回路、（９）はパルス幅伸長回路、
（10）はチャージポンプ回路、（11）はLPFである。位
相比較回路（８）は、第５図と同様に、リファレンスデ
ィバイダの出力Frとプログラマブルディバイダの出力Fp
を入力し、その位相差に応じたローアクテイブの信号PH
A及びハイアクテイブの信号PHBを出力する。パルス幅伸
長回路（９）は、制御信号Contにより制御され、位相比
較回路（８）の出力PHAとPHBをそのまま出力するか、あ
るいは、所定の長さのパルスに伸長して出力するか、の
いずれかが選択される。チャージポンプ回路（10）は、
Ｃ−MOSで構成され、Ｐ−MOSのゲートにはパルス幅伸長
回路（９）の出力PHA′が印加され、Ｎ−MOSのゲートに
は出力PHB′が印加される。LPF（11）は、反転増幅回路
（12）と、その入出力に接続された抵抗R1及びコンデン
サＣと、入力に接続された抵抗R2とから構成され、抵抗
R2にチャージポンプ回路の出力が印加される。
（８）は位相比較回路、（９）はパルス幅伸長回路、
（10）はチャージポンプ回路、（11）はLPFである。位
相比較回路（８）は、第５図と同様に、リファレンスデ
ィバイダの出力Frとプログラマブルディバイダの出力Fp
を入力し、その位相差に応じたローアクテイブの信号PH
A及びハイアクテイブの信号PHBを出力する。パルス幅伸
長回路（９）は、制御信号Contにより制御され、位相比
較回路（８）の出力PHAとPHBをそのまま出力するか、あ
るいは、所定の長さのパルスに伸長して出力するか、の
いずれかが選択される。チャージポンプ回路（10）は、
Ｃ−MOSで構成され、Ｐ−MOSのゲートにはパルス幅伸長
回路（９）の出力PHA′が印加され、Ｎ−MOSのゲートに
は出力PHB′が印加される。LPF（11）は、反転増幅回路
（12）と、その入出力に接続された抵抗R1及びコンデン
サＣと、入力に接続された抵抗R2とから構成され、抵抗
R2にチャージポンプ回路の出力が印加される。
第２図は、第１図に示されたパルス幅伸長回路（９）
の回路図であり、位相差に応じた出力PHA及びPHBを各々
入力する時定数回路（13）と、時定数回路（13）の出力
とPHA及びPHBの一方を制御信号CONTに基ずいて出力する
切り替えゲート（14）とから構成される。時定数回路
（13）は充電時定数より放電時定数が長い積分回路を含
んで入る。切り替えゲート（14）の出力PHA′はローア
クテイブであり、PHB′はハイアクテイブの信号であ
る。PLL回路がロック状態にある場合、制御信号CONTは
“0"であるから、出力PHA′及びPHB′には、時定数回路
（13）を介さない信号、即ち、位相比較回路（８）の出
力PHA及びPHBがそのまま現れる。一方、PLL回路がアン
ロック状態になると、制御信号CONTは、“1"となるた
め、出力PHA′及びPHB′には、時定数回路（13）の出力
が現れる。時定数回路（13）は、PHA及びPHBのパルスが
消滅した後、放電によってインバータINVのスレッショ
ルド電圧になるまでの時間、パルスを伸長するので、実
際の位相差よりも、長い時間チャージポンプ回路が駆動
されることになり、見かけ上のゲインを大きくすること
ができる。。
の回路図であり、位相差に応じた出力PHA及びPHBを各々
入力する時定数回路（13）と、時定数回路（13）の出力
とPHA及びPHBの一方を制御信号CONTに基ずいて出力する
切り替えゲート（14）とから構成される。時定数回路
（13）は充電時定数より放電時定数が長い積分回路を含
んで入る。切り替えゲート（14）の出力PHA′はローア
クテイブであり、PHB′はハイアクテイブの信号であ
る。PLL回路がロック状態にある場合、制御信号CONTは
“0"であるから、出力PHA′及びPHB′には、時定数回路
（13）を介さない信号、即ち、位相比較回路（８）の出
力PHA及びPHBがそのまま現れる。一方、PLL回路がアン
ロック状態になると、制御信号CONTは、“1"となるた
め、出力PHA′及びPHB′には、時定数回路（13）の出力
が現れる。時定数回路（13）は、PHA及びPHBのパルスが
消滅した後、放電によってインバータINVのスレッショ
ルド電圧になるまでの時間、パルスを伸長するので、実
際の位相差よりも、長い時間チャージポンプ回路が駆動
されることになり、見かけ上のゲインを大きくすること
ができる。。
第３図は、本考案の他の実施例を示すブロック図であ
る。位相比較回路（８）、チャージポンプ回路（９）、
LPF（11）は、第１図と同じであるが、パルス幅伸長回
路（15）及び副チャージポンプ回路（16）を設けたこと
に特徴がある。
る。位相比較回路（８）、チャージポンプ回路（９）、
LPF（11）は、第１図と同じであるが、パルス幅伸長回
路（15）及び副チャージポンプ回路（16）を設けたこと
に特徴がある。
パルス幅伸長回路（15）は、位相比較回路（８）の出力
PHA及びPHBを入力し、制御信号CONTにもとずいてパルス
幅伸長された信号を副チャージポンプ回路（16）に出力
する。副チャージポンプ回路（16）は、抵抗R3を介して
LPF（11）に接続される。即ち、PLL回路がロック状態に
ある時には、制御信号CONTが“0"であり、パルス幅伸長
回路（15）の出力が禁止されて、副チャージポンプ回路
（16）の動作が行われず、チャージポンプ回路（10）の
みの動作となる。一方、PLL回路がアンロック状態にあ
る時には、制御信号CONTを“1"とすることにより、パル
ス幅伸長回路（15）から伸長されたパルスが出力され、
副チャージポンプ回路（16）が動作するので、ループゲ
インが大きくなるとともに実際の位相差より駆動時間が
長くなりロックアップ時間が短くなる。
PHA及びPHBを入力し、制御信号CONTにもとずいてパルス
幅伸長された信号を副チャージポンプ回路（16）に出力
する。副チャージポンプ回路（16）は、抵抗R3を介して
LPF（11）に接続される。即ち、PLL回路がロック状態に
ある時には、制御信号CONTが“0"であり、パルス幅伸長
回路（15）の出力が禁止されて、副チャージポンプ回路
（16）の動作が行われず、チャージポンプ回路（10）の
みの動作となる。一方、PLL回路がアンロック状態にあ
る時には、制御信号CONTを“1"とすることにより、パル
ス幅伸長回路（15）から伸長されたパルスが出力され、
副チャージポンプ回路（16）が動作するので、ループゲ
インが大きくなるとともに実際の位相差より駆動時間が
長くなりロックアップ時間が短くなる。
第４図は、第２図に示されたパルス幅伸長回路（15）
の具体的構成図である。Ｒ−Ｓフリップフロップ（17）
は、PHAによってセットされ、Ｒ−Ｓフリップフロップ
（18）は、PHBを反転するインバータ（19）の出力＊PHB
によってセットされる。また、PHA及び＊PHBは、ORゲー
ト（20）を介してANDゲート（21）に、さらに、インバ
ータ（22）によってANDゲート（23）に印加される。Ｒ
−Ｓフリップフロップ（17）（18）の各Ｑ出力は、制御
信号CONTの印加されたANDゲート（24）とNANDゲート（2
5）に印加されると共にORゲート（26）を介してANDゲー
ト（23）に印加される。ANDゲート（21）には、PHA及び
PHBのパルスがとりえる最小の幅より十分小さいパルス
のクロックCL1が印加され、ANDゲート（23）には、CL1
より低い周波数のクロックCL2が印加されている。カウ
ンタ（27）は、ANDゲート（21）から出力されるCL1を計
数し、また、カウンタ（28）は、ANDゲート（23）から
出力されるCL2を計数し、それぞれの計数値は、一致検
出回路（29）によって一致検出される。検出出力は、Ｄ
−FF（30）に印加され、Ｄ−FF（30）の出力は、Ｒ−Ｓ
フリップフロップ（17）（18）のリセットに入力され
る。
の具体的構成図である。Ｒ−Ｓフリップフロップ（17）
は、PHAによってセットされ、Ｒ−Ｓフリップフロップ
（18）は、PHBを反転するインバータ（19）の出力＊PHB
によってセットされる。また、PHA及び＊PHBは、ORゲー
ト（20）を介してANDゲート（21）に、さらに、インバ
ータ（22）によってANDゲート（23）に印加される。Ｒ
−Ｓフリップフロップ（17）（18）の各Ｑ出力は、制御
信号CONTの印加されたANDゲート（24）とNANDゲート（2
5）に印加されると共にORゲート（26）を介してANDゲー
ト（23）に印加される。ANDゲート（21）には、PHA及び
PHBのパルスがとりえる最小の幅より十分小さいパルス
のクロックCL1が印加され、ANDゲート（23）には、CL1
より低い周波数のクロックCL2が印加されている。カウ
ンタ（27）は、ANDゲート（21）から出力されるCL1を計
数し、また、カウンタ（28）は、ANDゲート（23）から
出力されるCL2を計数し、それぞれの計数値は、一致検
出回路（29）によって一致検出される。検出出力は、Ｄ
−FF（30）に印加され、Ｄ−FF（30）の出力は、Ｒ−Ｓ
フリップフロップ（17）（18）のリセットに入力され
る。
第４図の回路において、例えばPHAが入力されると、
そのパルス幅の期間だけANDゲート（21）がクロックCL1
を出力するので、カウンタ（27）にパルス幅に相当する
数が計数され、一方Ｒ−Ｓフリップフロップ（17）はセ
ットされる。このＲ−Ｓフリップフロップ（17）がセッ
トされたこと、及び、PHAが消滅したことにより、ANDゲ
ート（23）は、クロックCL2を出力するので、カウンタ
（28）は計数を開始する。計数値がカウンタ（27）の計
数値と一致すると、一致検出回路（29）の出力により、
Ｄ−FF（30）がセットされ、Ｄ−FF（30）の出力Ｑによ
りＲ−Ｓフリップフロップ（17）（18）がリセットされ
る。従って、クロックCL2の周波数をクロックCL1の周波
数の1/Nにすれば、Ｒ−Ｓフリップフロップ（17）（1
8）から出力されるパルス幅は、Ｎ倍に伸長されること
になる。伸長されたＲ−Ｓフリップフロップ（17）（1
8）の出力は、アンロック時に制御信号が、“1"となる
ことにより、ANDゲート（24）及びNANDゲート（25）か
ら副チャージポンプ（16）に出力される。
そのパルス幅の期間だけANDゲート（21）がクロックCL1
を出力するので、カウンタ（27）にパルス幅に相当する
数が計数され、一方Ｒ−Ｓフリップフロップ（17）はセ
ットされる。このＲ−Ｓフリップフロップ（17）がセッ
トされたこと、及び、PHAが消滅したことにより、ANDゲ
ート（23）は、クロックCL2を出力するので、カウンタ
（28）は計数を開始する。計数値がカウンタ（27）の計
数値と一致すると、一致検出回路（29）の出力により、
Ｄ−FF（30）がセットされ、Ｄ−FF（30）の出力Ｑによ
りＲ−Ｓフリップフロップ（17）（18）がリセットされ
る。従って、クロックCL2の周波数をクロックCL1の周波
数の1/Nにすれば、Ｒ−Ｓフリップフロップ（17）（1
8）から出力されるパルス幅は、Ｎ倍に伸長されること
になる。伸長されたＲ−Ｓフリップフロップ（17）（1
8）の出力は、アンロック時に制御信号が、“1"となる
ことにより、ANDゲート（24）及びNANDゲート（25）か
ら副チャージポンプ（16）に出力される。
（ト）考案の効果 上述の如く、本考案によれば、ロック状態では位相比
較回路の出力がそのまま出力されるが、アンロック状態
になると実際の位相差より長い伸長されたパルスが出力
されるので、ロックアップ時間が大幅に短縮され、多バ
ンド受信システムの特性向上に効果を奏する。
較回路の出力がそのまま出力されるが、アンロック状態
になると実際の位相差より長い伸長されたパルスが出力
されるので、ロックアップ時間が大幅に短縮され、多バ
ンド受信システムの特性向上に効果を奏する。
しかも、本考案では、位相比較回路の特性の線形性を
維持できるので、PLLの安定な動作を確保できる。
維持できるので、PLLの安定な動作を確保できる。
第１図は、本考案の実施例を示すブロック図、第２図
は、第１図に示されたパルス幅伸長回路の具体回路図、
第３図は、他の実施例を示すブロック図、第４図は、第
３図に示されたパルス幅伸長回路の具体回路図、第５図
は、従来例を示すブロック図である。 （８）……位相比較回路、（９）（15）……パルス幅伸
長回路、（10）……チャージポンプ回路、（11）……LP
F、（16）……副チャージポンプ回路
は、第１図に示されたパルス幅伸長回路の具体回路図、
第３図は、他の実施例を示すブロック図、第４図は、第
３図に示されたパルス幅伸長回路の具体回路図、第５図
は、従来例を示すブロック図である。 （８）……位相比較回路、（９）（15）……パルス幅伸
長回路、（10）……チャージポンプ回路、（11）……LP
F、（16）……副チャージポンプ回路
Claims (3)
- 【請求項１】基準発振信号を分周するリファレンスディ
バイダと、電圧制御発振回路（VCO）と、該VCOの発振出
力を分周するプログラマブルディバイダと、前記リファ
レンスディバイダの出力と前記プログラマブルディバイ
ダの各々の出力の位相差を比較する位相比較回路と、該
位相比較回路の出力に接続されたチャージポンプ回路
と、該チャージポンプ回路の出力を平滑し前記VCOの制
御電圧を発生するローパスフィルタ（LPF）とから構成
されるPLL回路において、前記位相比較回路の出力と前
記チャージポンプ回路の入力間に、前記位相比較回路の
出力をその出力パルス幅に応じてパルス幅伸長するパル
ス幅伸長回路と、前記PLL回路がロック状態のときは前
記位相比較回路の出力を前記チャージポンプ回路に導出
し、前記PLL回路がアンロック状態のときは前記パルス
幅伸長回路の出力を前記チャージポンプ回路に導出する
切換回路とを設けたことを特徴とするPLL回路。 - 【請求項２】基準発振信号を分周するリファレンスディ
バイダと、電圧制御発振回路（VCO）と、該VCOの発振出
力を分周するプログラマブルディバイダと、前記リファ
レンスディバイダの出力と前記プログラマブルディバイ
ダの各々の出力の位相差を比較する位相比較回路と、該
位相比較回路の出力に接続されたチャージポンプ回路
と、該チャージポンプ回路の出力を平滑し前記VCOの制
御電圧を発生するローパスフィルタ（LPF）とから構成
されるPLL回路において、前記PLL回路がアンロック状態
のときのみ、前記位相比較回路の出力をその出力パルス
幅に応じてパルス幅伸長するパルス幅伸長回路と、該パ
ルス幅伸長回路の出力が印加され、出力が前記LPFに印
加される副チャージポンプ回路とを設けたことを特徴と
するPLL回路。 - 【請求項３】前記パルス幅伸長回路は、前記位相比較回
路の出力によりセットされるフリップフロップと、前記
位相比較回路の出力が出力されている間第１のクロック
信号を計数する第１のカウンタと、前記位相比較回路の
出力がなく前記フリップフロップがセットされている間
第２のクロック信号を計数する第２のカウンタと、前記
第１のカウンタと前記第２のカウンタの計数値の一致を
検出し、検出出力により前記フリップフロップをリセッ
トする一致検出回路とを含む請求項第１項または請求項
第２項に記載のPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988096022U JPH083070Y2 (ja) | 1988-07-20 | 1988-07-20 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988096022U JPH083070Y2 (ja) | 1988-07-20 | 1988-07-20 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0216621U JPH0216621U (ja) | 1990-02-02 |
| JPH083070Y2 true JPH083070Y2 (ja) | 1996-01-29 |
Family
ID=31320815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988096022U Expired - Lifetime JPH083070Y2 (ja) | 1988-07-20 | 1988-07-20 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083070Y2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49124953A (ja) * | 1973-04-03 | 1974-11-29 | ||
| JPS6251824A (ja) * | 1985-08-30 | 1987-03-06 | Japan Radio Co Ltd | 周波数シンセサイザ |
| JPS6292521A (ja) * | 1985-10-17 | 1987-04-28 | Matsushita Electric Ind Co Ltd | ２モ−ドｐｌｌ回路 |
| JPH0754905B2 (ja) * | 1986-04-02 | 1995-06-07 | 沖電気工業株式会社 | Ｐｌｌシンセサイザ回路 |
-
1988
- 1988-07-20 JP JP1988096022U patent/JPH083070Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216621U (ja) | 1990-02-02 |
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