JPS5848537A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS5848537A JPS5848537A JP56147404A JP14740481A JPS5848537A JP S5848537 A JPS5848537 A JP S5848537A JP 56147404 A JP56147404 A JP 56147404A JP 14740481 A JP14740481 A JP 14740481A JP S5848537 A JPS5848537 A JP S5848537A
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- JP
- Japan
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- circuit
- unlock
- pll
- time
- pll circuit
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000010355 oscillation Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＬＬ回路に関し、その構成要素の一部でちる
電圧制御発振回路（以下ＶＣＱと称す）の発振周波数が
なにかの原因でＰＬＬロック動作可能範囲外にはずれた
場合、再引込み動作を行ない、正常ＰＬＬ動作を行なう
ＰＬＬ回路に関する。
電圧制御発振回路（以下ＶＣＱと称す）の発振周波数が
なにかの原因でＰＬＬロック動作可能範囲外にはずれた
場合、再引込み動作を行ない、正常ＰＬＬ動作を行なう
ＰＬＬ回路に関する。
従来、ＰＬＬ回路内の構成要素の一部であるｖＣＯの周
波数がなんらかの原因で、このＰＬＬ回路のロック動作
周波数範囲をはずれた場合、ＰＬＬ動作をしなくなる。
波数がなんらかの原因で、このＰＬＬ回路のロック動作
周波数範囲をはずれた場合、ＰＬＬ動作をしなくなる。
これを防止するため従来は、ＰＬＬ回路のプログラマブ
ルデバイダ回路（以下Ｐ／Ｄと称す）の動作周波数範囲
の広帯域化、ローパスフィルタ（以下ＬＰＦと称す）の
出力電圧可変範囲の最適化、ＶＣＯのパリΦヤップ特性
、ｖＣＯのインダクタンス素子のコイルの振動防止等に
設計時十分な考慮を必要とした。
ルデバイダ回路（以下Ｐ／Ｄと称す）の動作周波数範囲
の広帯域化、ローパスフィルタ（以下ＬＰＦと称す）の
出力電圧可変範囲の最適化、ＶＣＯのパリΦヤップ特性
、ｖＣＯのインダクタンス素子のコイルの振動防止等に
設計時十分な考慮を必要とした。
本発明はＰＬＬ回路の構成要素の一部であるｖＣ０の周
波数がなんらかの原因でＰＬＬ回路のロック動作周波数
をはずれて、ＰＬＬ回路がロックしなくなりた場合、こ
れを正常なロック動作周波数範囲に引き戻すよ′うにし
たＰＬＬ回路を提供せんとするものである。
波数がなんらかの原因でＰＬＬ回路のロック動作周波数
をはずれて、ＰＬＬ回路がロックしなくなりた場合、こ
れを正常なロック動作周波数範囲に引き戻すよ′うにし
たＰＬＬ回路を提供せんとするものである。
第１図において、位相検出回路（φ／Ｄ）２は基準周波
数発生回路ｌ基準周波数とプログラマブルデバイダＣＰ
／Ｄ ）回路５の出力周波数又は位相を比較し１その差
に基づく誤差信号を発生する。
数発生回路ｌ基準周波数とプログラマブルデバイダＣＰ
／Ｄ ）回路５の出力周波数又は位相を比較し１その差
に基づく誤差信号を発生する。
ＬＰＦ３はこの誤差信号に基づき、直流信号を出力する
。ｖＣＯ４はこの直流信号によって発振周波数を変化す
る。アレロック信号発生回Ｗ＆６はこのＰＬＬ回路がア
ンａ−ツク時にアンロック信号を発生するアンロック信
号発生回路であハ検出回路７はアｙａツク時間を検出す
る。アン四ツク時間設定回路８はこのアロツク時間検出
回路の時間を設定し、制御回路９はアンロック時間検出
回路７の出力信号に基づき、ＬＰＦの出力電圧をロック
動作可能範囲に制御する制御回路である。
。ｖＣＯ４はこの直流信号によって発振周波数を変化す
る。アレロック信号発生回Ｗ＆６はこのＰＬＬ回路がア
ンａ−ツク時にアンロック信号を発生するアンロック信
号発生回路であハ検出回路７はアｙａツク時間を検出す
る。アン四ツク時間設定回路８はこのアロツク時間検出
回路の時間を設定し、制御回路９はアンロック時間検出
回路７の出力信号に基づき、ＬＰＦの出力電圧をロック
動作可能範囲に制御する制御回路である。
次にその動作を説明する。
まず、ｖＣＯ４の発振周波数が何かの原因でＰ／Ｄ５の
最大動作周波数（第２図のｆ ＭＡＸ ’）以上、すな
わちｆ・になった場合、このＰ／Ｄは動作しなくなる。
最大動作周波数（第２図のｆ ＭＡＸ ’）以上、すな
わちｆ・になった場合、このＰ／Ｄは動作しなくなる。
このためφ／Ｄ２からＬＰＦ３の一連の動きは、ｖＣＯ
の周波数を高めるべ（、ＬＰＦの出力電圧を第２図の７
０以上に高くし、ｖＣＯの周波数はｆ・以上に移行する
。Ｐ／Ｄはこの周波数においてもｆ、時と同様、動作し
ない。このためｖＣＯの周波数は一層高くなり１このｖ
ＣＯの発振動作限界点までいってしまい、ＰＬＬ動作か
らはずれてしまう。
の周波数を高めるべ（、ＬＰＦの出力電圧を第２図の７
０以上に高くし、ｖＣＯの周波数はｆ・以上に移行する
。Ｐ／Ｄはこの周波数においてもｆ、時と同様、動作し
ない。このためｖＣＯの周波数は一層高くなり１このｖ
ＣＯの発振動作限界点までいってしまい、ＰＬＬ動作か
らはずれてしまう。
これを防止するため、所望のアンロック時間をあらかじ
めアロツク時間検出回路８で設定しておき、アンロック
状態がこの設定時間になったときに、ア／ロック時間検
出回路７から制御回路９に低レベル信号を出し、この低
レベル信号に基づき制御回路は、ＬＰＦの出力電圧をこ
のＰＬＬ回路のロック動作可能範囲の電圧に一時的に引
き戻す。
めアロツク時間検出回路８で設定しておき、アンロック
状態がこの設定時間になったときに、ア／ロック時間検
出回路７から制御回路９に低レベル信号を出し、この低
レベル信号に基づき制御回路は、ＬＰＦの出力電圧をこ
のＰＬＬ回路のロック動作可能範囲の電圧に一時的に引
き戻す。
このためｖＣＯの発振周波数は低くなυ、Ｐ／Ｄの動作
可能周波数となる。このとき前記、アンロック時間検出
回路は、前記低レベル信号を元の高レベル信号（元のロ
ック状態）に戻すランク１ツト動作を終える。
可能周波数となる。このとき前記、アンロック時間検出
回路は、前記低レベル信号を元の高レベル信号（元のロ
ック状態）に戻すランク１ツト動作を終える。
ここでＰ／Ｄは再び動作を開始し、とのＰＬＬ回路は一
連のＰＬＬ動作によ）′元の正常なロック状讐、に完全
に復帰する・ 灰に上記制御回路の一実施例を説明する。
連のＰＬＬ動作によ）′元の正常なロック状讐、に完全
に復帰する・ 灰に上記制御回路の一実施例を説明する。
第３図＜８）は制御回路の一実施例で６シ、第３図（ｂ
）はア／ロック時間検出回路の出力波形である。このＬ
ＰＦ３を構成しているＮチャンネルＭＯ８）う／ジスタ
Ｎ！のゲート部にＰチャンネルＭＯＳトランジスタＰ１
のドレイ／を接続し、−万のソース部は＋ＶＤＤＫ接続
する。このトランジスタＰ□のゲート部にはアンロック
時間検出回路からの出力部を接続する。
）はア／ロック時間検出回路の出力波形である。このＬ
ＰＦ３を構成しているＮチャンネルＭＯ８）う／ジスタ
Ｎ！のゲート部にＰチャンネルＭＯＳトランジスタＰ１
のドレイ／を接続し、−万のソース部は＋ＶＤＤＫ接続
する。このトランジスタＰ□のゲート部にはアンロック
時間検出回路からの出力部を接続する。
次にこのアシロツク時間検出回路と、制御回路の動作に
ついて前記説明の補足を行なう。
ついて前記説明の補足を行なう。
アンロック時間検出回路が動作することによシ、この出
力波形はＴ１期間の高レベルから低レベルのＴ８期間に
移行する。このためトランジスタＰ１はオン状態となり
、トランジスタＮｌのゲ−）ｍには高レベルの電圧が印
加され、Ｎ１トランジスタはオンし、ＬＰＦの出力であ
るそのドレイン電圧は低レベル電圧となり、ｖＣＯの発
振周波数はこの電圧によシ強制的に下げられる。この１
２時間経過するとアンロック時間検出回路の出刃はこの
ワンショット動作を終了し元のＶペルである高レベル電
圧Ｔ、に移行し、トランジスタＰ１はオフ状態に戻る。
力波形はＴ１期間の高レベルから低レベルのＴ８期間に
移行する。このためトランジスタＰ１はオン状態となり
、トランジスタＮｌのゲ−）ｍには高レベルの電圧が印
加され、Ｎ１トランジスタはオンし、ＬＰＦの出力であ
るそのドレイン電圧は低レベル電圧となり、ｖＣＯの発
振周波数はこの電圧によシ強制的に下げられる。この１
２時間経過するとアンロック時間検出回路の出刃はこの
ワンショット動作を終了し元のＶペルである高レベル電
圧Ｔ、に移行し、トランジスタＰ１はオフ状態に戻る。
この時点でこのＬＰＦは元の正常動作状態に移行し、φ
／Ｄの出力誤差信号に対して応答を再会する。
／Ｄの出力誤差信号に対して応答を再会する。
以上述べた如く、本発明に係るＰＬＬ回路は１，８工化
が容易であり、従来のＰＬＬロック動作周波数内で動作
させるための設計時の多大の注意を必要としなくな）、
またそのための特別な部品を不要とし、コスト低減、設
計の容易化、性能の安定化を達成でき為優れたものであ
る。
が容易であり、従来のＰＬＬロック動作周波数内で動作
させるための設計時の多大の注意を必要としなくな）、
またそのための特別な部品を不要とし、コスト低減、設
計の容易化、性能の安定化を達成でき為優れたものであ
る。
第１図は本発明のＰＬＬ回路の一実施例を示す図である
。第２図はｖＣｏのコントロール電圧と発振周波数特性
図である。第３図＋１）は制御回路の一実施例を示す図
である。第３図（ｂ）はアンロック時間検出回路の出力
波形図である。 １・・・・・・基準周波数発生回路、２・・・・・・位
相検出回路（φ／Ｄ）、３・・・・・・ローパスフィル
タ（ＬＰＦ ）。
。第２図はｖＣｏのコントロール電圧と発振周波数特性
図である。第３図＋１）は制御回路の一実施例を示す図
である。第３図（ｂ）はアンロック時間検出回路の出力
波形図である。 １・・・・・・基準周波数発生回路、２・・・・・・位
相検出回路（φ／Ｄ）、３・・・・・・ローパスフィル
タ（ＬＰＦ ）。
Claims (1)
- ＰＬＬ回路のアンロック状態を検出するアンロック検出
回路と、アンロック状態の時間を検出するアンロック時
間検出回路と、前記アンロック時間検出回路の時間を所
望の長さに設定する時間設定回路を備え、前記ＰＬＬ回
路のアンロック状態が前記アンロック時間設定回路で設
定した設定時間になると、前記アンロック時間検出回路
が動作し、その動作信号は前記ＰＬＬ回路の構成ｔ！累
の一部であるローパスフィルタを制御する制御回路に供
給され、前記ローパスフィルタの出方電圧全前記ＰＬＬ
回路のロック可能な電圧に戻し、前記ＰＬＬ＠路の構成
要素の一部である電圧制御発振回路の発振局波数をＰＬ
Ｌａツク動作周波数範囲に戻し正常動作させるようにし
たことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147404A JPS5848537A (ja) | 1981-09-18 | 1981-09-18 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147404A JPS5848537A (ja) | 1981-09-18 | 1981-09-18 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848537A true JPS5848537A (ja) | 1983-03-22 |
Family
ID=15429519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147404A Pending JPS5848537A (ja) | 1981-09-18 | 1981-09-18 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848537A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61135228A (ja) * | 1984-12-06 | 1986-06-23 | Matsushita Electric Ind Co Ltd | 周波数可変発振装置 |
| JPH03117028A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | 位相同期発振器 |
| JP2006098532A (ja) * | 2004-09-28 | 2006-04-13 | Sharp Corp | 表示装置 |
-
1981
- 1981-09-18 JP JP56147404A patent/JPS5848537A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61135228A (ja) * | 1984-12-06 | 1986-06-23 | Matsushita Electric Ind Co Ltd | 周波数可変発振装置 |
| JPH03117028A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | 位相同期発振器 |
| JP2006098532A (ja) * | 2004-09-28 | 2006-04-13 | Sharp Corp | 表示装置 |
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