JP2738488B2 - 分周器同期回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、分周器同期回路（divi
der synchronization circuits）に関し、特に、フェイ
ズ・ロック・ループ（phase-Locked loop ; 以下、ＰＬ
Ｌという）において、基準信号位相を用いて分周器の始
動の同期を取るように構成される分周器同期回路に関す
る。
der synchronization circuits）に関し、特に、フェイ
ズ・ロック・ループ（phase-Locked loop ; 以下、ＰＬ
Ｌという）において、基準信号位相を用いて分周器の始
動の同期を取るように構成される分周器同期回路に関す
る。
【０００２】
【従来の技術および発明が解決しようとする課題】集積
化された位相比較器（phase detector）を具備する従来
のプログラマブル分周器ＬＳＩは商業的には有効である
が、分周器の始動の同期を取るための手段や位相比較器
の出力をブランキングする手段を含むものはない。周波
数が変化したときに、ＰＬＬ周波数シンセサイザーがそ
の新しい周波数および位相に対して安定するために要求
される時間を削減する必要がある。従来の回路において
は、分周器の始動のタイミングがランダムである場合、
そのタイミングは、初期に前記基準信号より１８０だけ
ずれていることもあり、大きい位相トランジェント（tr
ansient ）が生ずることがある。従って、従来の回路で
は、前記シンセサイザーの出力がその最終的な位相に安
定するために、比較的長い時間が許されなければならな
い。発明者は、現在のところ、ＰＬＬにおいて基準信号
位相を用いて分周器の始動の同期を取る回路の存在を知
らない。
化された位相比較器（phase detector）を具備する従来
のプログラマブル分周器ＬＳＩは商業的には有効である
が、分周器の始動の同期を取るための手段や位相比較器
の出力をブランキングする手段を含むものはない。周波
数が変化したときに、ＰＬＬ周波数シンセサイザーがそ
の新しい周波数および位相に対して安定するために要求
される時間を削減する必要がある。従来の回路において
は、分周器の始動のタイミングがランダムである場合、
そのタイミングは、初期に前記基準信号より１８０だけ
ずれていることもあり、大きい位相トランジェント（tr
ansient ）が生ずることがある。従って、従来の回路で
は、前記シンセサイザーの出力がその最終的な位相に安
定するために、比較的長い時間が許されなければならな
い。発明者は、現在のところ、ＰＬＬにおいて基準信号
位相を用いて分周器の始動の同期を取る回路の存在を知
らない。
【０００３】従って、ＰＬＬにおいて基準信号位相を用
いて分周器の始動の同期を取るように構成される分周器
同期回路を開発することは、前述の技術において１つの
改善を与えるといえる。
いて分周器の始動の同期を取るように構成される分周器
同期回路を開発することは、前述の技術において１つの
改善を与えるといえる。
【０００４】
【課題を解決するための手段および作用】本発明は、Ｐ
ＬＬ周波数シンセサイザーを速やかに新しい周波数に安
定させる分周器同期回路を構成する。この分周器同期回
路は、ＰＬＬ周波数シンセサイザーに用いられるプログ
ラマブル分周器と位相比較器とを備えるＬＳＩに供給さ
れる構成部分として、最もふさわしいものである。本発
明に係るこの分周器同期回路は、プログラマブル分周器
のプログラムが変更されている間、分周器を停止し、そ
して、所定のコマンドに応答して前記分周器を再始動す
るように構成される。前記分周器を停止させることは絶
対に必要ではないが、前記分周器が動作を開始するとき
の状態を要求された状態にもっていくためには、非常に
便利な方法である。分周器の始動時は自動的に調整され
て、その出力は前記位相比較器に与えられる基準入力に
対して同位相（in phase）となる。位相比較器の出力
も、分周器が停止している期間は消去（blanked ）され
る。
ＬＬ周波数シンセサイザーを速やかに新しい周波数に安
定させる分周器同期回路を構成する。この分周器同期回
路は、ＰＬＬ周波数シンセサイザーに用いられるプログ
ラマブル分周器と位相比較器とを備えるＬＳＩに供給さ
れる構成部分として、最もふさわしいものである。本発
明に係るこの分周器同期回路は、プログラマブル分周器
のプログラムが変更されている間、分周器を停止し、そ
して、所定のコマンドに応答して前記分周器を再始動す
るように構成される。前記分周器を停止させることは絶
対に必要ではないが、前記分周器が動作を開始するとき
の状態を要求された状態にもっていくためには、非常に
便利な方法である。分周器の始動時は自動的に調整され
て、その出力は前記位相比較器に与えられる基準入力に
対して同位相（in phase）となる。位相比較器の出力
も、分周器が停止している期間は消去（blanked ）され
る。
【０００５】本発明の目的は、周波数が変化したとき
に、ＰＬＬ周波数シンセサイザーがその新しい周波数お
よび位相に対して安定するために要求される時間を削減
することにある。そのような分周器の始動のタイミング
は、もしそれがランダム（初期に前記基準信号より１８
０度ずれていることもある）である場合に生ずるであろ
う大きい位相トランジェントを削除する。それゆえ、前
記シンセサイザーの出力がその最終的な位相に対して安
定するために許されなければならない時間は短縮化され
る。
に、ＰＬＬ周波数シンセサイザーがその新しい周波数お
よび位相に対して安定するために要求される時間を削減
することにある。そのような分周器の始動のタイミング
は、もしそれがランダム（初期に前記基準信号より１８
０度ずれていることもある）である場合に生ずるであろ
う大きい位相トランジェントを削除する。それゆえ、前
記シンセサイザーの出力がその最終的な位相に対して安
定するために許されなければならない時間は短縮化され
る。
【０００６】この回路は、速やかな安定を具備するシン
セサイザー（fast settling synthesizer ）の設計にお
いて格別に有用性（value ）があり、その設計でＶＣＯ
は新しい出力周波数の正確な近似になるようにあらかじ
め同調（pretuned）され、そして、前記ループは閉じら
れ、前記周波数はその正確な値になるように駆動され
る。本発明は、例えば、スペクトル拡散および周波数ア
ジル（agile ）レーダーシステム、あるいは、拡散スペ
クトラム通信システムへの使用において好適である。
セサイザー（fast settling synthesizer ）の設計にお
いて格別に有用性（value ）があり、その設計でＶＣＯ
は新しい出力周波数の正確な近似になるようにあらかじ
め同調（pretuned）され、そして、前記ループは閉じら
れ、前記周波数はその正確な値になるように駆動され
る。本発明は、例えば、スペクトル拡散および周波数ア
ジル（agile ）レーダーシステム、あるいは、拡散スペ
クトラム通信システムへの使用において好適である。
【０００７】
【実施例および発明の効果】本発明の種々の特徴および
利点は、図面を参照しながらなされる以下の詳細な説明
によって、より容易に理解される。なお、同一の参照番
号は、同一の構成部分を示す。
利点は、図面を参照しながらなされる以下の詳細な説明
によって、より容易に理解される。なお、同一の参照番
号は、同一の構成部分を示す。
【０００８】図１は、本発明に係る分周器同期回路１１
（図３および図４参照）を用いて構成されたシンセサイ
ザー１０のブロック図を示す。前記シンセサイザー１０
は、出力が加算ノード（node）１３すなわち加算器１３
の１つの入力に連結されている電圧制御発信器（ＶＣ
Ｏ）プリチューン（pretune ）回路１２を有する。前記
加算器１３の出力は、電圧制御発信器（ＶＣＯ）１４に
連結されている。前記電圧制御発信器１４の出力は、混
合器１５ａおよび局部発信器１５ｂを含む任意に挿入さ
れる（optional）周波数変換器１５を通して連結され、
その出力はプログラマブル分周器１６（１／Ｎ分周回路
（divide-by-N circuit ））を経由して位相比較器１７
の入力に連結されている。基準周波数信号は、前記位相
比較器１７の第２の入力に連結されている。前記位相比
較器１７の出力が、ループフィルタ１８を経由して前記
加算器１３の第２の入力に連結されて、前記シンセサイ
ザー１０のＰＬＬが閉じられる。
（図３および図４参照）を用いて構成されたシンセサイ
ザー１０のブロック図を示す。前記シンセサイザー１０
は、出力が加算ノード（node）１３すなわち加算器１３
の１つの入力に連結されている電圧制御発信器（ＶＣ
Ｏ）プリチューン（pretune ）回路１２を有する。前記
加算器１３の出力は、電圧制御発信器（ＶＣＯ）１４に
連結されている。前記電圧制御発信器１４の出力は、混
合器１５ａおよび局部発信器１５ｂを含む任意に挿入さ
れる（optional）周波数変換器１５を通して連結され、
その出力はプログラマブル分周器１６（１／Ｎ分周回路
（divide-by-N circuit ））を経由して位相比較器１７
の入力に連結されている。基準周波数信号は、前記位相
比較器１７の第２の入力に連結されている。前記位相比
較器１７の出力が、ループフィルタ１８を経由して前記
加算器１３の第２の入力に連結されて、前記シンセサイ
ザー１０のＰＬＬが閉じられる。
【０００９】図２は、図１のシンセサイザー１０の分周
器１６および位相比較器１７の部分のより詳細なブロッ
ク図である。前記位相比較器１７は、前記分周器１６と
前記ループフィルタ１８との間に連結され、基準信号入
力およびゲート２９（図３参照）の出力から与えられる
位相比較器ブランキング（blanking）信号を入力するよ
うに構成されている。前記分周器１６は、前記ＶＣＯ１
４からの信号，前記ゲート２９（図３参照）の出力から
与えられる分周イネーブル（enable）信号および外部コ
ンピュータ（図示せず）から与えられるｋビッｔ幅のプ
ログラミング入力信号を受けるように構成されている。
前記プログラミング入力信号は、例えば、ラッチイネー
ブル信号により制御されるｋビット幅の分周プログラム
データラッチ１９に格納されている。
器１６および位相比較器１７の部分のより詳細なブロッ
ク図である。前記位相比較器１７は、前記分周器１６と
前記ループフィルタ１８との間に連結され、基準信号入
力およびゲート２９（図３参照）の出力から与えられる
位相比較器ブランキング（blanking）信号を入力するよ
うに構成されている。前記分周器１６は、前記ＶＣＯ１
４からの信号，前記ゲート２９（図３参照）の出力から
与えられる分周イネーブル（enable）信号および外部コ
ンピュータ（図示せず）から与えられるｋビッｔ幅のプ
ログラミング入力信号を受けるように構成されている。
前記プログラミング入力信号は、例えば、ラッチイネー
ブル信号により制御されるｋビット幅の分周プログラム
データラッチ１９に格納されている。
【００１０】前記ラッチ１９は、分周値Ｎを決定するた
めのプログラムデータを保持する。前記ラッチイネーブ
ル信号がストローブ（strobed ）された場合、前記ラッ
チ１９により、新しいＮの値が前記分周器１６に入力さ
れる。前記ラッチイネーブル信号により、前記分周器１
６は停止され、既知の状態、好ましくはその分周サイク
ルの開始点から前記分周器を始動され、また、前記分周
器１６が停止している間、Ｎの新しい値を決定するため
の新しいプログラムデータがロード（load）される。前
記位相比較器ブランキング信号は、前記位相比較器１７
の出力を停止して、その２つの入力のうちの１つ（基準
入力あるいは前記分周器１６からの入力）に信号が存在
しない場合でさえも、位相エラーおよび周波数エラーの
いずれの存在も指示しないようにする。これは、前記分
周器１６が動作可能にされていない場合、前記位相比較
器１７が３前記ループフィルタ１８を駆動するのを制止
する。
めのプログラムデータを保持する。前記ラッチイネーブ
ル信号がストローブ（strobed ）された場合、前記ラッ
チ１９により、新しいＮの値が前記分周器１６に入力さ
れる。前記ラッチイネーブル信号により、前記分周器１
６は停止され、既知の状態、好ましくはその分周サイク
ルの開始点から前記分周器を始動され、また、前記分周
器１６が停止している間、Ｎの新しい値を決定するため
の新しいプログラムデータがロード（load）される。前
記位相比較器ブランキング信号は、前記位相比較器１７
の出力を停止して、その２つの入力のうちの１つ（基準
入力あるいは前記分周器１６からの入力）に信号が存在
しない場合でさえも、位相エラーおよび周波数エラーの
いずれの存在も指示しないようにする。これは、前記分
周器１６が動作可能にされていない場合、前記位相比較
器１７が３前記ループフィルタ１８を駆動するのを制止
する。
【００１１】図３は、図１のシンセサイザー１０に使用
される本発明に係る分周器同期回路１１の詳細なブロッ
ク図である。この分周器同期回路１１は、選択的に基準
信号（ＲＥＦＥＲＥＮＣＥ＿ＩＮ）を受けるように構成
された第１の立ち上がりエッジ検出器２１を含み、その
検出器２１の出力は第１および第３のラッチ２２，２３
のそれぞれのＳ入力に連結されている。前記基準に対し
て前記分周器１６の同期を取るために、前記規準信号の
みが前記第１の立上がりエッジ検出器２１に与えられ
る。その代わりに、この回路が、前記分周器１６の出力
におけるいかなる問題をも発生することなく、前記分周
器１６への新しいプログラム番号のローディング（load
ing ）の同期を取るために用いられてもよい。この場
合、前記第１の立上がりエッジ検出器２１への入力は、
前記分周器の出力である。ＳＹＮＣ信号は、前記シンセ
サイザー１０の周波数変化を発生させるために用いられ
るコマンド信号回路３３により与えられる。前記ＳＹＮ
Ｃ信号（コマンド信号）は、前記第１のラッチ２２のＲ
入力および第２の立上がりエッジ検出器２４の入力に与
えられる。前記第１のラッチのＱ出力は、ＮＯＲゲート
２９の１つの入力に連結され、外部から与えられる分周
イネーブル信号（ＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｈ）
は、前記ゲート２９の第２の入力に連結されている。前
記ＮＯＲゲート２９の出力は、分周イネーブル信号（Ｄ
ＩＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｌ）および検出器ブランキ
ング信号（ＰＨＡＳＥ＿ＤＥＴＥＣＴＯＲ＿ＢＬＡＮＫ
＿Ｈ）をその出力において与える。
される本発明に係る分周器同期回路１１の詳細なブロッ
ク図である。この分周器同期回路１１は、選択的に基準
信号（ＲＥＦＥＲＥＮＣＥ＿ＩＮ）を受けるように構成
された第１の立ち上がりエッジ検出器２１を含み、その
検出器２１の出力は第１および第３のラッチ２２，２３
のそれぞれのＳ入力に連結されている。前記基準に対し
て前記分周器１６の同期を取るために、前記規準信号の
みが前記第１の立上がりエッジ検出器２１に与えられ
る。その代わりに、この回路が、前記分周器１６の出力
におけるいかなる問題をも発生することなく、前記分周
器１６への新しいプログラム番号のローディング（load
ing ）の同期を取るために用いられてもよい。この場
合、前記第１の立上がりエッジ検出器２１への入力は、
前記分周器の出力である。ＳＹＮＣ信号は、前記シンセ
サイザー１０の周波数変化を発生させるために用いられ
るコマンド信号回路３３により与えられる。前記ＳＹＮ
Ｃ信号（コマンド信号）は、前記第１のラッチ２２のＲ
入力および第２の立上がりエッジ検出器２４の入力に与
えられる。前記第１のラッチのＱ出力は、ＮＯＲゲート
２９の１つの入力に連結され、外部から与えられる分周
イネーブル信号（ＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｈ）
は、前記ゲート２９の第２の入力に連結されている。前
記ＮＯＲゲート２９の出力は、分周イネーブル信号（Ｄ
ＩＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｌ）および検出器ブランキ
ング信号（ＰＨＡＳＥ＿ＤＥＴＥＣＴＯＲ＿ＢＬＡＮＫ
＿Ｈ）をその出力において与える。
【００１２】前記第２の立上がりエッジ検出器２４の出
力は、第２のラッチ２５のＳ入力に連結され、前記ラッ
チ２５のＱ出力は、インバータ２６を通して、前記第３
のラッチ２３のＲ入力に連結されている。前記第３のラ
ッチ２３の出力は、遅延回路２７を通して、前記第２の
ラッチ２５のＲ入力にフィードバックし、また、ＯＲゲ
ート２８の１つの入力にも連結されている。外部から与
えられるラッチイネーブル信号（ＬＡＴＣＨ＿ＥＮＡＢ
ＬＥ＿Ｈ）は、前記ＯＲゲート２８の第２の入力に連結
され、前記ゲート２８は、プログラムラッチイネーブル
信号（ＰＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈ）を出力におい
て与える。
力は、第２のラッチ２５のＳ入力に連結され、前記ラッ
チ２５のＱ出力は、インバータ２６を通して、前記第３
のラッチ２３のＲ入力に連結されている。前記第３のラ
ッチ２３の出力は、遅延回路２７を通して、前記第２の
ラッチ２５のＲ入力にフィードバックし、また、ＯＲゲ
ート２８の１つの入力にも連結されている。外部から与
えられるラッチイネーブル信号（ＬＡＴＣＨ＿ＥＮＡＢ
ＬＥ＿Ｈ）は、前記ＯＲゲート２８の第２の入力に連結
され、前記ゲート２８は、プログラムラッチイネーブル
信号（ＰＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈ）を出力におい
て与える。
【００１３】操作上は、本発明に係る前記分周器同期回
路１１は、ＰＬＬ周波数シンセサイザー１０における新
しい周波数に対する速やかな安定を援助する。前記シン
セサイザー１０は、前記プログラマブル分周器１６およ
び位相比較器１７を含む。前記分周器同期回路１１は、
そのプログラムが変更されている間、前記分周器１６を
停止し、そして、所定のコマンドに応答して、前記分周
器１６を再始動する。前記分周器１６の始動時は自動的
に調整され、この分周器１６の出力は前記位相比較器１
７への基準信号入力に対して同位相となる。この位相比
較器１７の出力も、前記分周器１６が停止している期間
は消去される。
路１１は、ＰＬＬ周波数シンセサイザー１０における新
しい周波数に対する速やかな安定を援助する。前記シン
セサイザー１０は、前記プログラマブル分周器１６およ
び位相比較器１７を含む。前記分周器同期回路１１は、
そのプログラムが変更されている間、前記分周器１６を
停止し、そして、所定のコマンドに応答して、前記分周
器１６を再始動する。前記分周器１６の始動時は自動的
に調整され、この分周器１６の出力は前記位相比較器１
７への基準信号入力に対して同位相となる。この位相比
較器１７の出力も、前記分周器１６が停止している期間
は消去される。
【００１４】前記分周器同期回路１１は、周波数が変化
したときに、ＰＬＬ周波数シンセサイザー１０がその新
しい周波数および位相に対して安定するために要求され
る時間を削減する。この分周器１６の始動のタイミング
は、もしそれがランダムである場合に生ずるであろう大
きい位相トランジェントを削除する。それゆえ、前記シ
ンセサイザー１０の出力がその最終的な位相に対して安
定するために許されなければならない時間が短縮化され
る。前記分周器同期回路１１は、速やかな安定を有する
シンセサイザーの設計において大きな有用性があり、そ
の設計でＶＣＯは新しい出力周波数の正確な近似になる
ようにあらかじめ同調され、そして、図１に示されるよ
うに、前記ループは閉じられ、前記周波数はその正確な
値になるように駆動される。
したときに、ＰＬＬ周波数シンセサイザー１０がその新
しい周波数および位相に対して安定するために要求され
る時間を削減する。この分周器１６の始動のタイミング
は、もしそれがランダムである場合に生ずるであろう大
きい位相トランジェントを削除する。それゆえ、前記シ
ンセサイザー１０の出力がその最終的な位相に対して安
定するために許されなければならない時間が短縮化され
る。前記分周器同期回路１１は、速やかな安定を有する
シンセサイザーの設計において大きな有用性があり、そ
の設計でＶＣＯは新しい出力周波数の正確な近似になる
ようにあらかじめ同調され、そして、図１に示されるよ
うに、前記ループは閉じられ、前記周波数はその正確な
値になるように駆動される。
【００１５】図３に示される前記分周器同期回路１１
は、最も好ましくは、前記分周器１６および前記位相比
較器１７を含むＬＳＩにより構成される制御部および同
期部に含まれる。前記分周器同期回路１１は、私たちの
ためにＡＭＲＡＡＭミサイルシステムの周波数基準ユニ
ットに用いられるように設計されたプログラマブル分周
器および位相比較器ＬＳＩの内部に含まれるが、現在の
ＡＭＲＡＡＭミサイルシステムは非常に早い周波数変化
を要求しないので、現在は使用されていない。図２に示
される分周器同期回路１１は、前記位相比較器基準周波
数信号に対して同位相となる点において、前記プログラ
マブル分周器１６を始動するために用いられ、また、前
記分周器１６のプログラム入力においてラッチへのプロ
グラムデータのローディング（loading ）を制御する。
は、最も好ましくは、前記分周器１６および前記位相比
較器１７を含むＬＳＩにより構成される制御部および同
期部に含まれる。前記分周器同期回路１１は、私たちの
ためにＡＭＲＡＡＭミサイルシステムの周波数基準ユニ
ットに用いられるように設計されたプログラマブル分周
器および位相比較器ＬＳＩの内部に含まれるが、現在の
ＡＭＲＡＡＭミサイルシステムは非常に早い周波数変化
を要求しないので、現在は使用されていない。図２に示
される分周器同期回路１１は、前記位相比較器基準周波
数信号に対して同位相となる点において、前記プログラ
マブル分周器１６を始動するために用いられ、また、前
記分周器１６のプログラム入力においてラッチへのプロ
グラムデータのローディング（loading ）を制御する。
【００１６】ある特定のアプリケーションにおいて前記
分周器同期回路１１の使用が要求されない場合、例え
ば、周波数変化後の非常に早い安定が要求されない場
含、それは、前記外部からの分周イネーブル−Ｈ信号入
力，ラッチイネーブル−Ｈ信号入力およびＳＹＮＣ信号
入力をＨｉｇｈにすることにより切り離され、前記分周
器１６は連続的に動作し、従って、前記プログラムデー
タラッチ１９は前記プログラムデータを通過させるよう
にされる。
分周器同期回路１１の使用が要求されない場合、例え
ば、周波数変化後の非常に早い安定が要求されない場
含、それは、前記外部からの分周イネーブル−Ｈ信号入
力，ラッチイネーブル−Ｈ信号入力およびＳＹＮＣ信号
入力をＨｉｇｈにすることにより切り離され、前記分周
器１６は連続的に動作し、従って、前記プログラムデー
タラッチ１９は前記プログラムデータを通過させるよう
にされる。
【００１７】図３の回路は、低電位（以下，Ｌｏｗ）で
動作が許可（イネーブル）となる分周器１６であって、
計数サイクルの開始時またはその付近で始動する分周器
１６と共に使用される。分周器１６はイネーブル信号が
高電位（以下，Ｈｉｇｈ）になったときにデータを取込
むプログラムデータラッチを有する。そして、分周器１
６は、分周器１６からの計数が終了したとの信号により
トリガされＨｉｇｈで所定の動作（ブランキング）が制
御される位相比較器１７と共に使用される。分周器同期
回路１１において使用される特定の分周器１６の動作に
ついては、次の分周サイクルの長さがパルスが出力され
ている間におけるプログラムラッチ内のその時点のデー
タにより決定されることである。分周器１６がサイクル
を開始した後、分周イネーブル信号がＨｉｇｈになった
場合には、分周器１６はプログラムを変更するのに適切
な時間においてサイクルを終了しパルス出力の途中で中
止する。
動作が許可（イネーブル）となる分周器１６であって、
計数サイクルの開始時またはその付近で始動する分周器
１６と共に使用される。分周器１６はイネーブル信号が
高電位（以下，Ｈｉｇｈ）になったときにデータを取込
むプログラムデータラッチを有する。そして、分周器１
６は、分周器１６からの計数が終了したとの信号により
トリガされＨｉｇｈで所定の動作（ブランキング）が制
御される位相比較器１７と共に使用される。分周器同期
回路１１において使用される特定の分周器１６の動作に
ついては、次の分周サイクルの長さがパルスが出力され
ている間におけるプログラムラッチ内のその時点のデー
タにより決定されることである。分周器１６がサイクル
を開始した後、分周イネーブル信号がＨｉｇｈになった
場合には、分周器１６はプログラムを変更するのに適切
な時間においてサイクルを終了しパルス出力の途中で中
止する。
【００１８】自動同期動作モードでは、外部からのＨｉ
ｇｈで分周動作が許可され、そしてラッチイネーブル制
御ラインがＬｏｗに保持されることが必要である。そう
することによって、これらの動作は内部で生成された信
号により制御されるようになる。一般に分周器１６およ
び位相比較器１７が動作する期間中、ＳＹＮＣ信号（図
３参照）はＬｏｗに保持される。分周器１６に対する新
しいプログラムデータを、継続的な分周動作に影響を及
ぼすことなくプログラムラッチの入力に取込むことがで
きる。分周器同期回路１１は、分周器１６はフェーズ−
ロックド−ループ内で動作し、その結果、分周の出力お
よび基準周波数入力信号の立上がりエッジは殆ど同時に
生ずるとの条件を基礎とする。新しいプログラムが入力
され、そして、分周器１６は、ＳＹＮＣ入力をＨｉｇｈ
にし、必要とされる間それをＨｉｇｈに保持することに
より、基準周波数信号に同期して再スタートする（ＳＹ
ＮＣは基準信号入力の少なくとも１つの立上がりエッジ
の間Ｈｉｇｈに保持されるべきである。）。
ｇｈで分周動作が許可され、そしてラッチイネーブル制
御ラインがＬｏｗに保持されることが必要である。そう
することによって、これらの動作は内部で生成された信
号により制御されるようになる。一般に分周器１６およ
び位相比較器１７が動作する期間中、ＳＹＮＣ信号（図
３参照）はＬｏｗに保持される。分周器１６に対する新
しいプログラムデータを、継続的な分周動作に影響を及
ぼすことなくプログラムラッチの入力に取込むことがで
きる。分周器同期回路１１は、分周器１６はフェーズ−
ロックド−ループ内で動作し、その結果、分周の出力お
よび基準周波数入力信号の立上がりエッジは殆ど同時に
生ずるとの条件を基礎とする。新しいプログラムが入力
され、そして、分周器１６は、ＳＹＮＣ入力をＨｉｇｈ
にし、必要とされる間それをＨｉｇｈに保持することに
より、基準周波数信号に同期して再スタートする（ＳＹ
ＮＣは基準信号入力の少なくとも１つの立上がりエッジ
の間Ｈｉｇｈに保持されるべきである。）。
【００１９】前記分周器同期回路１１の詳細な動作を以
下に示す。ＳＹＮＣがＨｉｇｈに保持された場合、それ
は前記第１のラッチ２２をリセットし、前記ＮＯＲ２９
を通して、前記位相比較器１７はブランキングされ、前
記内部のＤＩＶＥＤＥ＿ＥＮＡＢＬＥ＿Ｌ信号はＨｉｇ
ｈに引かれて、前記分周器１６はその現在の分周サイク
ルの終点において停止する。前記立上がりエッジＳＹＮ
Ｃにより、前記第２の立上がりエッジ検出器２４は前記
第２のラッチ２５，前記インバータ２６，前記第３のラ
ッチ２３および前記ディレイ２７を含むワンショット３
１を動作可能にする。そして、基準周波数入力信号の次
の立ち上がりエッジの後（その時点において前記分周器
１６は分周サイクルの終点に到達して停止していなけれ
ばならない）、前記ワンショット３１は前記第１の立ち
上がりエッジ検出器２１からのパルスによりトリガーさ
れる。次に、前記ワンショット３１からのパルスは、前
記プログラムデータラッチを（前記ＯＲゲート２８を通
して）ストローブして、新しいプログラムがロードされ
る。ＳＹＮＣ信号がＬｏｗに引かれた場合、ＲＥＦＥＲ
ＥＮＣＥ＿ＩＮの次の立ち上がりエッジに応答して、前
記第１の立ち上がりエッジ検出器２１は前記分周器１６
および位相比較器１７を再始動させるパルスを発生す
る。
下に示す。ＳＹＮＣがＨｉｇｈに保持された場合、それ
は前記第１のラッチ２２をリセットし、前記ＮＯＲ２９
を通して、前記位相比較器１７はブランキングされ、前
記内部のＤＩＶＥＤＥ＿ＥＮＡＢＬＥ＿Ｌ信号はＨｉｇ
ｈに引かれて、前記分周器１６はその現在の分周サイク
ルの終点において停止する。前記立上がりエッジＳＹＮ
Ｃにより、前記第２の立上がりエッジ検出器２４は前記
第２のラッチ２５，前記インバータ２６，前記第３のラ
ッチ２３および前記ディレイ２７を含むワンショット３
１を動作可能にする。そして、基準周波数入力信号の次
の立ち上がりエッジの後（その時点において前記分周器
１６は分周サイクルの終点に到達して停止していなけれ
ばならない）、前記ワンショット３１は前記第１の立ち
上がりエッジ検出器２１からのパルスによりトリガーさ
れる。次に、前記ワンショット３１からのパルスは、前
記プログラムデータラッチを（前記ＯＲゲート２８を通
して）ストローブして、新しいプログラムがロードされ
る。ＳＹＮＣ信号がＬｏｗに引かれた場合、ＲＥＦＥＲ
ＥＮＣＥ＿ＩＮの次の立ち上がりエッジに応答して、前
記第１の立ち上がりエッジ検出器２１は前記分周器１６
および位相比較器１７を再始動させるパルスを発生す
る。
【００２０】図４および図５は、図３の回路の一部分４
０の他の回路例４０ａ，４０ｂを示す。図４において、
第１の他の回路例４０ａは、Ａ入力を有する立ち上がり
エッジ検出器４１を含み、前記検出器４１の出力はＲＳ
ラッチ４２のＳ入力に連結されている。前記ＲＳラッチ
４２のＲ入力は、Ｂ入力に連結されている。前記ＲＳラ
ッチ４２の出力は、そのＱ出力から与えられる。ＲＳラ
ッチ２２，２５が続く前記立上がり検出器２１，２４の
機能は、図５に示されるようなリセッタブル（resettab
le）のエッジトリガー（egde-triggered）・フリップフ
ロップ４０ｂにより遂行されてもよい。図５は、図３の
回路の一部分４０の第２の他の回路例４０ｂを示す。こ
の実施例において、前記リセッタブルのエッジトリガー
・フリップフロップ４０ｂは、リセッタブルのエッジト
リガー・Ｄフリップフロップ４３を含み、そのＤ入力に
はＨｉｇｈ信号すなわち“１”が連結され、そのクロッ
ク入力にはＡ入力が連結され、そのＣＯ入力にはＢ入力
が連結され、その出力はそのＱ出力から与えられる。図
３を参照すると、前記基準信号（ＲＥＦＥＲＥＮＣＥ＿
ＩＮあるいはＤＩＶＩＤＥＲ＿ＯＵＴ＿Ｘ）はこれら他
の回路例のいずれに対するＡ入力も含み、一方、前記Ｓ
ＹＮＣ信号はこれらの他の回路例のＢ入力を含み、（Ｃ
出力として特定された）前記出力Ｑは、前記ＮＯＲゲー
ト２９の１つの入力あるいは前記ＯＲゲート２８の１つ
の入力に連結されている。
０の他の回路例４０ａ，４０ｂを示す。図４において、
第１の他の回路例４０ａは、Ａ入力を有する立ち上がり
エッジ検出器４１を含み、前記検出器４１の出力はＲＳ
ラッチ４２のＳ入力に連結されている。前記ＲＳラッチ
４２のＲ入力は、Ｂ入力に連結されている。前記ＲＳラ
ッチ４２の出力は、そのＱ出力から与えられる。ＲＳラ
ッチ２２，２５が続く前記立上がり検出器２１，２４の
機能は、図５に示されるようなリセッタブル（resettab
le）のエッジトリガー（egde-triggered）・フリップフ
ロップ４０ｂにより遂行されてもよい。図５は、図３の
回路の一部分４０の第２の他の回路例４０ｂを示す。こ
の実施例において、前記リセッタブルのエッジトリガー
・フリップフロップ４０ｂは、リセッタブルのエッジト
リガー・Ｄフリップフロップ４３を含み、そのＤ入力に
はＨｉｇｈ信号すなわち“１”が連結され、そのクロッ
ク入力にはＡ入力が連結され、そのＣＯ入力にはＢ入力
が連結され、その出力はそのＱ出力から与えられる。図
３を参照すると、前記基準信号（ＲＥＦＥＲＥＮＣＥ＿
ＩＮあるいはＤＩＶＩＤＥＲ＿ＯＵＴ＿Ｘ）はこれら他
の回路例のいずれに対するＡ入力も含み、一方、前記Ｓ
ＹＮＣ信号はこれらの他の回路例のＢ入力を含み、（Ｃ
出力として特定された）前記出力Ｑは、前記ＮＯＲゲー
ト２９の１つの入力あるいは前記ＯＲゲート２８の１つ
の入力に連結されている。
【００２１】図６は、図２および図３の回路の複合タイ
ミングチャートを示す。図６において、上から、分周器
出力信号，基準信号，位相比較器ｕｐ信号，位相比較器
ｄｏｗｎ信号，位相エラー信号，ＳＹＮＣ信号および前
記回路内の後述する種々の位置における信号が示されて
いる。信号番号１は、前記第１の立ち上がりエッジ検出
器２１の出力において与えられる。信号番号２は、前記
第１のラッチ２２の出力において与えられる。信号番号
３は、前記第１のゲート２９の出力において与えられ
る。信号番号４は、前記第２の立ち上がりエッジ検出器
２４の出力において与えられる。信号番号５は、前記第
３のラッチ２３のリセット入力（Ｒ）において与えられ
る。信号番号６は、前記第３のラッチ２３の出力におい
て与えられる。信号番号７は、前記第４のゲート２７の
出力において与えられる。信号番号８は、前記第２のゲ
ート２８の出力において与えられる。前記信号１−８
は、図３においても参照のために示されている。
ミングチャートを示す。図６において、上から、分周器
出力信号，基準信号，位相比較器ｕｐ信号，位相比較器
ｄｏｗｎ信号，位相エラー信号，ＳＹＮＣ信号および前
記回路内の後述する種々の位置における信号が示されて
いる。信号番号１は、前記第１の立ち上がりエッジ検出
器２１の出力において与えられる。信号番号２は、前記
第１のラッチ２２の出力において与えられる。信号番号
３は、前記第１のゲート２９の出力において与えられ
る。信号番号４は、前記第２の立ち上がりエッジ検出器
２４の出力において与えられる。信号番号５は、前記第
３のラッチ２３のリセット入力（Ｒ）において与えられ
る。信号番号６は、前記第３のラッチ２３の出力におい
て与えられる。信号番号７は、前記第４のゲート２７の
出力において与えられる。信号番号８は、前記第２のゲ
ート２８の出力において与えられる。前記信号１−８
は、図３においても参照のために示されている。
【００２２】外部から与えられる分周イネーブル一Ｈ信
号およびラッチイネーブル一Ｈ信号は、Ｌｏｗに保持さ
れる。前記分周器出力は、前記位相比較器入力に連結さ
れている。前記基準信号は、前記位相比較器１７に加え
て同期回路１１にも与えられている。図６に示されてい
る重要なことは、以下の如くである。“Ａ”と記された
時間において、前記ＳＹＮＣ信号は、Ｈｉｇｈにされ、
前記第１のラッチ２２はリセットされ、信号３，分周イ
ネーブル一Ｌおよび位相比較器ブランキング信号（ＰＨ
ＡＳＥ−ＤＥＴ一ＢＬＡＮＫ一Ｈ）が、Ｈｉｇｈにな
る。また、前記ＳＹＮＣ信号の立上がりエッジに応答し
て、前記第２の立上がりエッジ検出器２４は前記第２の
ラッチ２５をセットするためのパルス（信号４）を発生
し、前記第３のラッチ２３に対するリセット入力（信号
番号５）はＬｏｗになる。“Ｂ”と記された時間におい
て、分周イネーブル信号−ＬはＨｉｇｈであり、前記分
周器１６はそのカウントの終点に到達して停止する。こ
こで、前記基準信号エッジからのパルス（信号番号１）
は、前記第３のラッチ２３をセットする。次に、その出
力（信号番号６）は、第１のゲート２８を駆動し、その
第１のゲート２８の出力は、前記分周器１６のための新
しいプログラムデータをロードするための信号（信号番
号８）を生成し、また、信号６は遅延回路２７を伝わ
り、前記第２のラッチ２５をリセットするための信号７
が生成される。前記電圧制御発信器（ＶＣＯ）１４をあ
らかじめ同調するための適当な長さの時間の後、時間
“Ｃ”において、ＳＹＮＣはＬｏｗにされる。時間
“Ｄ”において、前記“Ｃ”と記された時間後の最初の
前記基準信号エッジは、前記第１のラッチ２２をセット
し、前記基準信号にほぼ同期して、前記分周器１６を再
始動する。
号およびラッチイネーブル一Ｈ信号は、Ｌｏｗに保持さ
れる。前記分周器出力は、前記位相比較器入力に連結さ
れている。前記基準信号は、前記位相比較器１７に加え
て同期回路１１にも与えられている。図６に示されてい
る重要なことは、以下の如くである。“Ａ”と記された
時間において、前記ＳＹＮＣ信号は、Ｈｉｇｈにされ、
前記第１のラッチ２２はリセットされ、信号３，分周イ
ネーブル一Ｌおよび位相比較器ブランキング信号（ＰＨ
ＡＳＥ−ＤＥＴ一ＢＬＡＮＫ一Ｈ）が、Ｈｉｇｈにな
る。また、前記ＳＹＮＣ信号の立上がりエッジに応答し
て、前記第２の立上がりエッジ検出器２４は前記第２の
ラッチ２５をセットするためのパルス（信号４）を発生
し、前記第３のラッチ２３に対するリセット入力（信号
番号５）はＬｏｗになる。“Ｂ”と記された時間におい
て、分周イネーブル信号−ＬはＨｉｇｈであり、前記分
周器１６はそのカウントの終点に到達して停止する。こ
こで、前記基準信号エッジからのパルス（信号番号１）
は、前記第３のラッチ２３をセットする。次に、その出
力（信号番号６）は、第１のゲート２８を駆動し、その
第１のゲート２８の出力は、前記分周器１６のための新
しいプログラムデータをロードするための信号（信号番
号８）を生成し、また、信号６は遅延回路２７を伝わ
り、前記第２のラッチ２５をリセットするための信号７
が生成される。前記電圧制御発信器（ＶＣＯ）１４をあ
らかじめ同調するための適当な長さの時間の後、時間
“Ｃ”において、ＳＹＮＣはＬｏｗにされる。時間
“Ｄ”において、前記“Ｃ”と記された時間後の最初の
前記基準信号エッジは、前記第１のラッチ２２をセット
し、前記基準信号にほぼ同期して、前記分周器１６を再
始動する。
【００２３】“ノーマル”オペレーションの間は、分周
イネ−ブル信号はＨｉｇｈであり，ラッチイネーブル信
号もＨｉｇｈであり、そしてＳＹＮＣもＨｉｇｈであ
る。次のような３つの同期モードがある。同期の開始が
保証される前に、分周イネーブル信号をＨｉｇｈにする
とともに、分周器を零になるまでカウントダウンするた
め、十分な数のクロックパルスが与えられなければなら
ない。
イネ−ブル信号はＨｉｇｈであり，ラッチイネーブル信
号もＨｉｇｈであり、そしてＳＹＮＣもＨｉｇｈであ
る。次のような３つの同期モードがある。同期の開始が
保証される前に、分周イネーブル信号をＨｉｇｈにする
とともに、分周器を零になるまでカウントダウンするた
め、十分な数のクロックパルスが与えられなければなら
ない。
【００２４】（１）同期モード１ 位相比較器ブランキングを用いて、外部から与えられる
基準に同期される。分周イネ−ブル信号のＨｉｇｈおよ
びラッチイネーブル信号のＨｉｇｈはＬｏｗにされる。
ここで、新しいプログラムデータが（ＳＹＮＣがＬｏｗ
になるとともに）セットされる。次にＳＹＮＣがＨｉｇ
ｈにされる。
基準に同期される。分周イネ−ブル信号のＨｉｇｈおよ
びラッチイネーブル信号のＨｉｇｈはＬｏｗにされる。
ここで、新しいプログラムデータが（ＳＹＮＣがＬｏｗ
になるとともに）セットされる。次にＳＹＮＣがＨｉｇ
ｈにされる。
【００２５】分周器１６は停止され、位相比較器１７も
停止される。そして、基準信号の次の立上がりエッジに
おいてデータが取込まれる。次にＳＹＮＣはＬｏｗにさ
れる。分周器１６および位相比較器１７は、基準信号の
次の立上がりエッジにおいて、動作可能にされる。
停止される。そして、基準信号の次の立上がりエッジに
おいてデータが取込まれる。次にＳＹＮＣはＬｏｗにさ
れる。分周器１６および位相比較器１７は、基準信号の
次の立上がりエッジにおいて、動作可能にされる。
【００２６】（２）同期モード２ 問題なしに、前記分周器プログラムが変更される。ラッ
チ２２，２３，２５の中にデータをストローブするため
のパルスが生成される。分周器出力の負の変化、あるい
基準信号の入力の正の変化のいずれかによって、前記パ
ルスは計時され得る。分周器エネ−ブル信号−Ｈは、Ｈ
ｉｇｈにされ、ラッチイネーブル信号一ＨはＬｏｗにさ
れる。（ＳＹＮＣがＬｏｗであるので）新しいプログラ
ムがセットされる。
チ２２，２３，２５の中にデータをストローブするため
のパルスが生成される。分周器出力の負の変化、あるい
基準信号の入力の正の変化のいずれかによって、前記パ
ルスは計時され得る。分周器エネ−ブル信号−Ｈは、Ｈ
ｉｇｈにされ、ラッチイネーブル信号一ＨはＬｏｗにさ
れる。（ＳＹＮＣがＬｏｗであるので）新しいプログラ
ムがセットされる。
【００２７】ＳＹＮＣは、Ｈｉｇｈにされる。前記分周
器１６の出力の次の立ち下がりエッジにより、前記ラッ
チ１９からデータがストローブされる。前記分周器１６
がいかなる出力パルスをも生成しないようなコードがロ
ートされた場合、ラッチイネーブル信号−Ｈは、前記ラ
ッチ１９に正しいコードがロードされるためにＨｉｇｈ
にされなければならない。
器１６の出力の次の立ち下がりエッジにより、前記ラッ
チ１９からデータがストローブされる。前記分周器１６
がいかなる出力パルスをも生成しないようなコードがロ
ートされた場合、ラッチイネーブル信号−Ｈは、前記ラ
ッチ１９に正しいコードがロードされるためにＨｉｇｈ
にされなければならない。
【００２８】（３）同期モード３ 特定の時間において、前記分周器１６（あるいは同時に
いくつかの分周器）は始動される。ラッチイネーブル信
号一ＨはＬｏｗにされ、ＳＹＮＣはＨｉｇｈにされる。
分周イネーブル信号一Ｈ信号がＬｏｗになるとともに開
始される（前記分周器１６および前記位相比較器１７は
動作を禁止される。）。プログラムデータがセットされ
る。データをロードするために、ラッチイネーブル信号
一Ｈはストローブされる。分周イネーブル信号一ＨはＨ
ｉｇｈにされる。そして、前記分周器１６は既知の状態
から始動される。ここで、図３の回路に与えられる入力
であるラッチイネーブル信号一ＨおよびＳＹＮＣについ
て、それぞれの信号レベルおよび機能を以下に示す。 （１）入力：ラッチイネーブル 信号レベル：ＴＴＬ 機能： Ｈｉｇｈの場合、ラッチ出力は入力に従う。 Ｌｏｗの場合、ラッチはＨｉｇｈからＬｏｗに変るとき
に与えられるデータを保持する。
いくつかの分周器）は始動される。ラッチイネーブル信
号一ＨはＬｏｗにされ、ＳＹＮＣはＨｉｇｈにされる。
分周イネーブル信号一Ｈ信号がＬｏｗになるとともに開
始される（前記分周器１６および前記位相比較器１７は
動作を禁止される。）。プログラムデータがセットされ
る。データをロードするために、ラッチイネーブル信号
一Ｈはストローブされる。分周イネーブル信号一ＨはＨ
ｉｇｈにされる。そして、前記分周器１６は既知の状態
から始動される。ここで、図３の回路に与えられる入力
であるラッチイネーブル信号一ＨおよびＳＹＮＣについ
て、それぞれの信号レベルおよび機能を以下に示す。 （１）入力：ラッチイネーブル 信号レベル：ＴＴＬ 機能： Ｈｉｇｈの場合、ラッチ出力は入力に従う。 Ｌｏｗの場合、ラッチはＨｉｇｈからＬｏｗに変るとき
に与えられるデータを保持する。
【００２９】（２）入力：ＳＹＮＣ 信号レベル：ＴＴＬ 機能： １）分周一ＯＵＴ一ＥＮがＬｏｗ、従って、出
力が位相検出器からである場合は、ＳＹＮＣがＬｏｗで
ある間、前記位相比較器の出力は強制的に零にされ、前
記分周器は停止され、ＳＹＮＣがＨｉｇｈに到達する
と、前記基準入力上の次の正（positive）エッジによ
り、前記位相比較器および前記分周器は動作可能にされ
る。２）分周一ＯＵＴ−ＥＮがＨｉｇｈ、従って、出力が分
周器からである場合は、ＳＹＮＣの立ち下がりエッジに
続く最初の前記分周器の出力パルスの立ち下がりエッジ
により、ラッチイネーブルパルスが内部で生成される。
力が位相検出器からである場合は、ＳＹＮＣがＬｏｗで
ある間、前記位相比較器の出力は強制的に零にされ、前
記分周器は停止され、ＳＹＮＣがＨｉｇｈに到達する
と、前記基準入力上の次の正（positive）エッジによ
り、前記位相比較器および前記分周器は動作可能にされ
る。２）分周一ＯＵＴ−ＥＮがＨｉｇｈ、従って、出力が分
周器からである場合は、ＳＹＮＣの立ち下がりエッジに
続く最初の前記分周器の出力パルスの立ち下がりエッジ
により、ラッチイネーブルパルスが内部で生成される。
【００３０】以上のように、ＰＬＬにおいて基準信号位
相を用いて分周器の始動を同期するように構成された新
奇な改善された分周器同期回路についての説明がなされ
た。
相を用いて分周器の始動を同期するように構成された新
奇な改善された分周器同期回路についての説明がなされ
た。
【００３１】前述の実施例は、単に、本発明の本質の応
用を表す多くの実施例のうちのいくつかを説明するだけ
のものであることが理解できる。本発明の範囲を逸脱す
ることなく、きわめて多数の他の回路が当業者により容
易に案出されうることは明白である。
用を表す多くの実施例のうちのいくつかを説明するだけ
のものであることが理解できる。本発明の範囲を逸脱す
ることなく、きわめて多数の他の回路が当業者により容
易に案出されうることは明白である。
【図１】本発明に係る分周器同期回路を用いて構成され
たシンセサイザーのブロック図の一例である。
たシンセサイザーのブロック図の一例である。
【図２】図１のシンセサイザーの分周器および位相比較
器の部分のより詳細なブロック図である。
器の部分のより詳細なブロック図である。
【図３】図１の回路に使用され、図２の回路に接続され
る本発明に係る分周器同期回路の詳細なブロック図であ
る。
る本発明に係る分周器同期回路の詳細なブロック図であ
る。
【図４】図３の回路の部分の第１の他の実施例である。
【図５】図３の回路の部分の第２の他の実施例である。
【図６】図３の回路のタイミングチャートである。
１１…分周器同期回路、２１…第１の立上がりエッジ検
出器、２２…第１のラッチ、２３…第３のラッチ、２４
…第２の立上がりエッジ検出器、２５…第２のラッチ、
２６…インバータ、２７…遅延回路、２８…ＯＲゲー
ト、２９…ＮＯＲゲート。
出器、２２…第１のラッチ、２３…第３のラッチ、２４
…第２の立上がりエッジ検出器、２５…第２のラッチ、
２６…インバータ、２７…遅延回路、２８…ＯＲゲー
ト、２９…ＮＯＲゲート。
Claims (3)
- 【請求項１】 プログラマブル分周器と位相比較器とを
具備するＰＬＬ周波数シンセサイザーに用いられる分周
器同期回路において、 基準周波数信号入力および周波数変化の発生を引き起こ
すコマンド信号を受け、基準周波数信号が前記プログラ
マブル分周器の出力と比較される位相基準として用いら
れるトランジションを生じさせる時期を検出するための
検出手段と、 第１、第２の入力と出力とを有する第１のゲートであっ
て、前記第１の入力は前記検出手段の第１の出力に連結
され、前記第２の入力は第１のラッチイネーブル信号を
受けるように構成され、前記出力は前記プログラマブル
分周器の出力を前記位相比較器へ入力される基準周波数
信号と同位相にするために前記プログラマブル分周器の
始動時が調整される間そのプログラミング入力をラッチ
するように構成された前記プログラマブル分周器により
用いられる第２のラッチイネーブル信号を与えるように
構成されている第１のゲートと、 第１、第２の入力と出力を有する第２のゲートであっ
て、前記第１の入力は前記検出手段の第２の出力に連結
され、前記第２の入力は第１の分周イネーブル信号を受
けるように構成され、前記出力は、前記プログラマブル
分周器および前記位相比較器により用いられ、それぞれ
前記プログラマブル分周器をリセットし、前記位相比較
器をブランキングするように構成された第２の分周イネ
ーブル信号および位相比較器ブランキング信号を与える
ように構成されている第２のゲートとを具備する分周器
同期回路であって、 前記第２の分周イネーブル信号は、前記プログラマブル
分周器のプログラムが変更されている間、このプログラ
マブル分周器の中断を引き起こすように構成され、 前記プログラマブル分周器が中断される間、前記位相比
較器ブランキング信号を用いて、前記位相比較器の出力
はブランクされ、 前記プログラマブル分周器の出力を前記位相比較器へ入
力される基準周波数信号と十分に同位相にするために、
前記プログラマブル分周器の始動時が調整され 、前記検出手段は、 １つの入力および１つの出力を備え、基準周波数信号を
受けるように構成された第１の立ち上がりエッジ検出手
段と、 前記第１の立ち上がりエッジ検出手段の出力に連結され
た第１の入力、周波数変化の発生を引き起こすように構
成された前記コマンド信号を受けるように連結された第
２の入力および前記検出手段の第２の出力を含む出力を
有する第１のラッチと、 １つの入力および１つの出力を備え、前記コマンド信号
を含む信号を受けるように構成された第２の立ち上がり
エッジ検出手段と、 前記第１および第２の立ち上がりエッジ検出手段の出力
に連結され、前記検出手段の第１の出力からのイネーブ
リング出力信号を与えるためのワンショット回路とを具
備することを特徴とする分周器同期回路。 - 【請求項２】 プログラマブル分周器と位相比較器とを
具備するＰＬＬ周波数シンセサイザーに用いられる分周
器同期回路において、 基準周波数信号入力および周波数変化の発生を引き起こ
すコマンド信号を受け、基準周波数信号が前記プログラ
マブル分周器の出力と比較される位相基準として用いら
れるトランジションを生じさせる時期を検出するための
検出手段と、 第１、第２の入力と出力とを有する第１のゲートであっ
て、前記第１の入力は前記検出手段の第１の出力に連結
され、前記第２の入力は第１のラッチイネーブル信号を
受けるように構成され、前記出力は前記プログラマブル
分周器の出力を前記位相比較器へ入力される基準周波数
信号と同位相にするために前記プログラマブル分周器の
始動時が調整される間そのプログラミング入力をラッチ
するように構成された前記プログラマブル分周器により
用いられる第２のラッチイネーブル信号を与えるように
構成された第１のゲートと、 第１、第２の入力と出力を有する第２のゲートであっ
て、前記第１の入力は前記検出手段の第２の出力に連結
され、前記第２の入力は第１の分周イネーブル信号を受
けるように構成され、前記出力は、前記プログラマブル
分周器および前記位相比較器により用いられ、それぞれ
前記プログラマブル分周器をリセットし、前記位相比較
器をブランキングするように構成された第２の分周イネ
ーブル信号および位相比較器ブランキング信号を与える
ように情成された第２のゲートとを具備する分周器同期
回路であって、 前記第２の分周イネーブル信号は、前記プログラマブル
分周器のプログラムが変更されている間、このプログラ
マブル分周器の中断を引き起こすように構成され、 前記プログラマブル分周器が中断される間、前記位相比
較器ブランキング信号を用いて、前記位相比較器の出力
はブランクされ、 前記プログラマブル分周器の出力を前記位相比較器へ入
力される基準周波数信号と十分に同位相にするために、
前記プログラマブル分周器の始動時が調整され、 前記
検出手段は、ハイレベルの信号が連結された第１の入
力、コマンド信号が入力された第２の入力、基準周波数
信号が連結されたクロック入力および出力を与えるＱ出
力を有するリセッタブル・エッジトリガー・フリップフ
ロップと、 １つの入力および１つの出力を備え、基準周波数信号を
受けるように構成された第１の立ち上がりエッジ検出手
段と、 前記フリップフロップの出力と第２の立ち上がりエッジ
検出器に連結され、イネーブリング出力信号を検出手段
の出力から供給するワンショット回路と を具備すること
を特徴とする分周器同期回路。 - 【請求項３】 プログラマブル分周器と位相比較器とを
具備するＰＬＬ周波数シンセサイザーに用いられる分周
器同期回路において、 基準周波数信号入力および周波数変化の発生を引き起こ
すコマンド信号を含む同期信号を受け、基準周波数信号
が前記プログラマブル分周器の出力と比較される位相基
準として用いられるトランジションを生じさせる時期を
検出するための検出手段と、 第１、第２の入力と出力とを有する第１のゲートであっ
て、前記第１の入力は前記検出手段の第１の出力に連結
され、前記第２の入力は第１のラッチイネーブル信号を
受けるように構成され、前記出力は前記プログラマブル
分周器の出力を前記位相比較器へ入力される基準周波数
信号と同位相にするために前記プログラマブル分周器の
始動時が調整される間そのプログラミング入力をラッチ
するように構成された前記プログラマブル分周器により
用いられる第２のラッチイネーブル信号を与えるように
構成された第１のゲートと、 第１、第２の入力と出力を有する第２のゲートであっ
て、前記第１の入力は前記検出手段の第２の出力に連結
され、前記第２の入力は第１の分周イネーブル信号を受
けるように構成され、前記出力は、前記プログラマブル
分周器および前記位相比較器により用いられ、それぞれ
前記プログラマブル分周器をリセットし、前記位相比較
器をブランキングするように構成された第２の分周イネ
ーブル信号および位相比較器ブランキング信号を与える
ように構成された第２のゲートとを具備する分周器同期
回路であって、 前記第２の分周イネーブル信号は、前記プログラマブル
分周器のプログラムが変更されている間、このプログラ
マブル分周器の中断を引き起こすように構成され、 前記プログラマブル分周器が中断される間、前記位相比
較器ブランキング信号を用いて、前記位相比較器の出力
はブランクされ、 前記プログラマブル分周器の出力を前記位相比較器へ入
力される基準周波数信号と十分に同位相にするために、
前記プログラマブル分周器の始動時が調整され、 前記検出手段は、 １つの入力および１つの出力を備え、基準周波数信号を
受けるように構成された第１の立ち上がりエッジ検出手
段と、 前記第１の立ち上がりエッジ検出手段の出力に連結され
た第１の入力、周波数変化の発生を引き起こすように構
成された前記同期信号を受けるように連結された第２の
入力および前記検出手段の第２の出力を含む出力を有す
る第１のラッチと、 １つの入力および１つの出力を備え、前記コマンド信号
を受けるように構成された第２の立ち上がりエッジ検出
手段と、 前記第１および第２の立ち上がりエッジ検出手段の出力
に連結され、前記検出手段の第１の出力を与えるための
ワンショット回路とを具備し、 前記ワンショット回路は、 前記第２の立ち上がりエッジ検出手段の出力に連結され
たＳ入力、Ｒ入力および出力を有する第２のラッチと、 前記第２のラッチのＱ出力に連結された入力を有するイ
ンバータと、 前記第１の立ち上がりエッジ検出手段の出力に連結され
たＳ入力、前記インバ一タの出力に連結されたＲ入力お
よび前記検出手段の第１の出力となる出力を有する第３
のラッチと、 前記第３のラッチのＱ出力に連結された入力および前記
第２のラッチのＲ入力に連結された出力とを有する遅延
回路とを具備することを特徴とする分周器同期回路。
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