JPH0621811A - 分周器同期回路 - Google Patents
分周器同期回路Info
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- JPH0621811A JPH0621811A JP5014971A JP1497193A JPH0621811A JP H0621811 A JPH0621811 A JP H0621811A JP 5014971 A JP5014971 A JP 5014971A JP 1497193 A JP1497193 A JP 1497193A JP H0621811 A JPH0621811 A JP H0621811A
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- 230000008859 change Effects 0.000 claims abstract description 7
- 230000000630 rising effect Effects 0.000 claims description 30
- 230000004044 response Effects 0.000 claims description 5
- 230000007704 transition Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims 6
- 238000003708 edge detection Methods 0.000 claims 3
- 240000007594 Oryza sativa Species 0.000 claims 1
- 235000007164 Oryza sativa Nutrition 0.000 claims 1
- 230000003213 activating effect Effects 0.000 claims 1
- 244000309464 bull Species 0.000 claims 1
- 235000009566 rice Nutrition 0.000 claims 1
- 208000024891 symptom Diseases 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000001960 triggered effect Effects 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 5
- 240000007320 Pinus strobus Species 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/18—Temporarily disabling, deactivating or stopping the frequency counter or divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 プログラマブル分周器および位相比較器を有
するＰＬＬ周波数シンセサイザーを速やかに新しい周波
数に安定させるための分周器同期回路を提供すること。 【構成】 電圧制御発信器とプログラマブル分周器と位
相比較器とを有するＰＬＬ周波数シンセサイザーに用い
られる分周器同期回路において、前記プログラマブル分
周器および前記位相比較器に連結された同期手段であっ
て、そのプログラムが変更される間前記分周器を停止
し、前記分周器の出力が前記位相比較器へ入力される基
準周波数信号と同位相になる時点において、前記分周器
を再始動させるための同期手段と、前記同期手段に連結
されたコマンド信号手段であって、周波数変化の発生を
引き起こすコマンド信号ハット（ｈａｔ）を与えるため
のコマンド信号手段とを有することを特徴とする。
するＰＬＬ周波数シンセサイザーを速やかに新しい周波
数に安定させるための分周器同期回路を提供すること。 【構成】 電圧制御発信器とプログラマブル分周器と位
相比較器とを有するＰＬＬ周波数シンセサイザーに用い
られる分周器同期回路において、前記プログラマブル分
周器および前記位相比較器に連結された同期手段であっ
て、そのプログラムが変更される間前記分周器を停止
し、前記分周器の出力が前記位相比較器へ入力される基
準周波数信号と同位相になる時点において、前記分周器
を再始動させるための同期手段と、前記同期手段に連結
されたコマンド信号手段であって、周波数変化の発生を
引き起こすコマンド信号ハット（ｈａｔ）を与えるため
のコマンド信号手段とを有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、分周器同期回路（divi
der synchronization circuits）に関し、特に、フェイ
ズ・ロック・ループ（phase-Locked loop ; 以下、ＰＬ
Ｌという）において、基準信号位相を用いて分周器の始
動の同期を取るように構成される分周器同期回路に関す
る。
der synchronization circuits）に関し、特に、フェイ
ズ・ロック・ループ（phase-Locked loop ; 以下、ＰＬ
Ｌという）において、基準信号位相を用いて分周器の始
動の同期を取るように構成される分周器同期回路に関す
る。
【０００２】
【従来の技術および発明が解決しようとする課題】集積
化された位相比較器（phase detector）を具備する従来
のプログラマブル分周器ＬＳＩは商業的には有効である
が、分周器の始動の同期を取るための手段や位相比較器
の出力をブランキングする手段を含むものはない。周波
数が変化したときに、ＰＬＬ周波数シンセサイザーがそ
の新しい周波数および位相に対して安定するために要求
される時間を削減する必要がある。従来の回路において
は、分周器の始動のタイミングがランダムである場合、
そのタイミングは、初期に前記基準信号より１８０だけ
ずれていることもあり、大きい位相トランジェント（tr
ansient ）が生ずることがある。従って、従来の回路で
は、前記シンセサイザーの出力がその最終的な位相に安
定するために、比較的長い時間が許されなければならな
い。発明者は、現在のところ、ＰＬＬにおいて基準信号
位相を用いて分周器の始動の同期を取る回路の存在を知
らない。
化された位相比較器（phase detector）を具備する従来
のプログラマブル分周器ＬＳＩは商業的には有効である
が、分周器の始動の同期を取るための手段や位相比較器
の出力をブランキングする手段を含むものはない。周波
数が変化したときに、ＰＬＬ周波数シンセサイザーがそ
の新しい周波数および位相に対して安定するために要求
される時間を削減する必要がある。従来の回路において
は、分周器の始動のタイミングがランダムである場合、
そのタイミングは、初期に前記基準信号より１８０だけ
ずれていることもあり、大きい位相トランジェント（tr
ansient ）が生ずることがある。従って、従来の回路で
は、前記シンセサイザーの出力がその最終的な位相に安
定するために、比較的長い時間が許されなければならな
い。発明者は、現在のところ、ＰＬＬにおいて基準信号
位相を用いて分周器の始動の同期を取る回路の存在を知
らない。
【０００３】従って、ＰＬＬにおいて基準信号位相を用
いて分周器の始動の同期を取るように構成される分周器
同期回路を開発することは、前述の技術において１つの
改善を与えるといえる。
いて分周器の始動の同期を取るように構成される分周器
同期回路を開発することは、前述の技術において１つの
改善を与えるといえる。
【０００４】
【課題を解決するための手段および作用】本発明は、Ｐ
ＬＬ周波数シンセサイザーを速やかに新しい周波数に安
定させる分周器同期回路を構成する。この分周器同期回
路は、ＰＬＬ周波数シンセサイザーに用いられるプログ
ラマブル分周器と位相比較器とを備えるＬＳＩに供給さ
れる構成部分として、最もふさわしいものである。本発
明に係るこの分周器同期回路は、プログラマブル分周器
のプログラムが変更されている間、分周器を停止し、そ
して、所定のコマンドに応答して前記分周器を再始動す
るように構成される。前記分周器を停止させることは絶
対に必要ではないが、前記分周器が動作を開始するとき
の状態を要求された状態にもっていくためには、非常に
便利な方法である。分周器の始動時は自動的に調整され
て、その出力は前記位相比較器に与えられる基準入力に
対して同位相（in phase）となる。位相比較器の出力
も、分周器が停止している期間は消去（blanked ）され
る。
ＬＬ周波数シンセサイザーを速やかに新しい周波数に安
定させる分周器同期回路を構成する。この分周器同期回
路は、ＰＬＬ周波数シンセサイザーに用いられるプログ
ラマブル分周器と位相比較器とを備えるＬＳＩに供給さ
れる構成部分として、最もふさわしいものである。本発
明に係るこの分周器同期回路は、プログラマブル分周器
のプログラムが変更されている間、分周器を停止し、そ
して、所定のコマンドに応答して前記分周器を再始動す
るように構成される。前記分周器を停止させることは絶
対に必要ではないが、前記分周器が動作を開始するとき
の状態を要求された状態にもっていくためには、非常に
便利な方法である。分周器の始動時は自動的に調整され
て、その出力は前記位相比較器に与えられる基準入力に
対して同位相（in phase）となる。位相比較器の出力
も、分周器が停止している期間は消去（blanked ）され
る。
【０００５】本発明の目的は、周波数が変化したとき
に、ＰＬＬ周波数シンセサイザーがその新しい周波数お
よび位相に対して安定するために要求される時間を削減
することにある。そのような分周器の始動のタイミング
は、もしそれがランダム（初期に前記基準信号より１８
０度ずれていることもある）である場合に生ずるであろ
う大きい位相トランジェントを削除する。それゆえ、前
記シンセサイザーの出力がその最終的な位相に対して安
定するために許されなければならない時間は短縮化され
る。
に、ＰＬＬ周波数シンセサイザーがその新しい周波数お
よび位相に対して安定するために要求される時間を削減
することにある。そのような分周器の始動のタイミング
は、もしそれがランダム（初期に前記基準信号より１８
０度ずれていることもある）である場合に生ずるであろ
う大きい位相トランジェントを削除する。それゆえ、前
記シンセサイザーの出力がその最終的な位相に対して安
定するために許されなければならない時間は短縮化され
る。
【０００６】この回路は、速やかな安定を具備するシン
セサイザー（fast settling synthesizer ）の設計にお
いて格別に有用性（value ）があり、その設計でＶＣＯ
は新しい出力周波数の正確な近似になるようにあらかじ
め同調（pretuned）され、そして、前記ループは閉じら
れ、前記周波数はその正確な値になるように駆動され
る。本発明は、例えば、スペクトル拡散および周波数ア
ジル（agile ）レーダーシステム、あるいは、拡散スペ
クトラム通信システムへの使用において好適である。
セサイザー（fast settling synthesizer ）の設計にお
いて格別に有用性（value ）があり、その設計でＶＣＯ
は新しい出力周波数の正確な近似になるようにあらかじ
め同調（pretuned）され、そして、前記ループは閉じら
れ、前記周波数はその正確な値になるように駆動され
る。本発明は、例えば、スペクトル拡散および周波数ア
ジル（agile ）レーダーシステム、あるいは、拡散スペ
クトラム通信システムへの使用において好適である。
【０００７】
【実施例および発明の効果】本発明の種々の特徴および
利点は、図面を参照しながらなされる以下の詳細な説明
によって、より容易に理解される。なお、同一の参照番
号は、同一の構成部分を示す。
利点は、図面を参照しながらなされる以下の詳細な説明
によって、より容易に理解される。なお、同一の参照番
号は、同一の構成部分を示す。
【０００８】図１は、本発明に係る分周器同期回路１１
（図３および図４参照）を用いて構成されたシンセサイ
ザー１０のブロック図を示す。前記シンセサイザー１０
は、出力が加算ノード（node）１３すなわち加算器１３
の１つの入力に連結されている電圧制御発信器（ＶＣ
Ｏ）プリチューン（pretune ）回路１２を有する。前記
加算器１３の出力は、電圧制御発信器（ＶＣＯ）１４に
連結されている。前記電圧制御発信器１４の出力は、混
合器１５ａおよび局部発信器１５ｂを含む任意に挿入さ
れる（optional）周波数変換器１５を通して連結され、
その出力はプログラマブル分周器１６（１／Ｎ分周回路
（divide-by-N circuit ））を経由して位相比較器１７
の入力に連結されている。基準周波数信号は、前記位相
比較器１７の第２の入力に連結されている。前記位相比
較器１７の出力が、ループフィルタ１８を経由して前記
加算器１３の第２の入力に連結されて、前記シンセサイ
ザー１０のＰＬＬが閉じられる。
（図３および図４参照）を用いて構成されたシンセサイ
ザー１０のブロック図を示す。前記シンセサイザー１０
は、出力が加算ノード（node）１３すなわち加算器１３
の１つの入力に連結されている電圧制御発信器（ＶＣ
Ｏ）プリチューン（pretune ）回路１２を有する。前記
加算器１３の出力は、電圧制御発信器（ＶＣＯ）１４に
連結されている。前記電圧制御発信器１４の出力は、混
合器１５ａおよび局部発信器１５ｂを含む任意に挿入さ
れる（optional）周波数変換器１５を通して連結され、
その出力はプログラマブル分周器１６（１／Ｎ分周回路
（divide-by-N circuit ））を経由して位相比較器１７
の入力に連結されている。基準周波数信号は、前記位相
比較器１７の第２の入力に連結されている。前記位相比
較器１７の出力が、ループフィルタ１８を経由して前記
加算器１３の第２の入力に連結されて、前記シンセサイ
ザー１０のＰＬＬが閉じられる。
【０００９】図２は、図１のシンセサイザー１０の分周
器１６および位相比較器１７の部分のより詳細なブロッ
ク図である。前記位相比較器１７は、前記分周器１６と
前記ループフィルタ１８との間に連結され、基準信号入
力およびゲート２９（図３参照）の出力から与えられる
位相比較器ブランキング（blanking）信号を入力するよ
うに構成されている。前記分周器１６は、前記ＶＣＯ１
４からの信号，前記ゲート２９（図３参照）の出力から
与えられる分周イネーブル（enable）信号および外部コ
ンピュータ（図示せず）から与えられるｋビッｔ幅のプ
ログラミング入力信号を受けるように構成されている。
前記プログラミング入力信号は、例えば、ラッチイネー
ブル信号により制御されるｋビット幅の分周プログラム
データラッチ１９に格納されている。
器１６および位相比較器１７の部分のより詳細なブロッ
ク図である。前記位相比較器１７は、前記分周器１６と
前記ループフィルタ１８との間に連結され、基準信号入
力およびゲート２９（図３参照）の出力から与えられる
位相比較器ブランキング（blanking）信号を入力するよ
うに構成されている。前記分周器１６は、前記ＶＣＯ１
４からの信号，前記ゲート２９（図３参照）の出力から
与えられる分周イネーブル（enable）信号および外部コ
ンピュータ（図示せず）から与えられるｋビッｔ幅のプ
ログラミング入力信号を受けるように構成されている。
前記プログラミング入力信号は、例えば、ラッチイネー
ブル信号により制御されるｋビット幅の分周プログラム
データラッチ１９に格納されている。
【００１０】前記ラッチ１９は、分周値Ｎを決定するた
めのプログラムデータを保持する。前記ラッチイネーブ
ル信号がストローブ（strobed ）された場合、前記ラッ
チ１９により、新しいＮの値が前記分周器１６に入力さ
れる。前記ラッチイネーブル信号により、前記分周器１
６は停止され、既知の状態、好ましくはその分周サイク
ルの開始点から前記分周器を始動され、また、前記分周
器１６が停止している間、Ｎの新しい値を決定するため
の新しいプログラムデータがロード（load）される。前
記位相比較器ブランキング信号は、前記位相比較器１７
の出力を停止して、その２つの入力のうちの１つ（基準
入力あるいは前記分周器１６からの入力）に信号が存在
しない場合でさえも、位相エラーおよび周波数エラーの
いずれの存在も指示しないようにする。これは、前記分
周器１６が動作可能にされていない場合、前記位相比較
器１７が３前記ループフィルタ１８を駆動するのを制止
する。
めのプログラムデータを保持する。前記ラッチイネーブ
ル信号がストローブ（strobed ）された場合、前記ラッ
チ１９により、新しいＮの値が前記分周器１６に入力さ
れる。前記ラッチイネーブル信号により、前記分周器１
６は停止され、既知の状態、好ましくはその分周サイク
ルの開始点から前記分周器を始動され、また、前記分周
器１６が停止している間、Ｎの新しい値を決定するため
の新しいプログラムデータがロード（load）される。前
記位相比較器ブランキング信号は、前記位相比較器１７
の出力を停止して、その２つの入力のうちの１つ（基準
入力あるいは前記分周器１６からの入力）に信号が存在
しない場合でさえも、位相エラーおよび周波数エラーの
いずれの存在も指示しないようにする。これは、前記分
周器１６が動作可能にされていない場合、前記位相比較
器１７が３前記ループフィルタ１８を駆動するのを制止
する。
【００１１】図３は、図１のシンセサイザー１０に使用
される本発明に係る分周器同期回路１１の詳細なブロッ
ク図である。この分周器同期回路１１は、選択的に基準
信号（ＲＥＦＥＲＥＮＣＥ＿ＩＮ）を受けるように構成
された第１の立ち上がりエッジ検出器２１を含み、その
検出器２１の出力は第１および第３のラッチ２２，２３
のそれぞれのＳ入力に連結されている。前記基準に対し
て前記分周器１６の同期を取るために、前記規準信号の
みが前記第１の立上がりエッジ検出器２１に与えられ
る。その代わりに、この回路が、前記分周器１６の出力
におけるいかなる問題をも発生することなく、前記分周
器１６への新しいプログラム番号のローディング（load
ing ）の同期を取るために用いられてもよい。この場
合、前記第１の立上がりエッジ検出器２１への入力は、
前記分周器の出力である。ＳＹＮＣ信号は、前記シンセ
サイザー１０の周波数変化を発生させるために用いられ
るコマンド信号回路３３により与えられる。前記ＳＹＮ
Ｃ信号（コマンド信号）は、前記第１のラッチ２２のＲ
入力および第２の立上がりエッジ検出器２４の入力に与
えられる。前記第１のラッチのＱ出力は、ＮＯＲゲート
２９の１つの入力に連結され、外部から与えられる分周
イネーブル信号（ＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｈ）
は、前記ゲート２９の第２の入力に連結されている。前
記ＮＯＲゲート２９の出力は、分周イネーブル信号（Ｄ
ＩＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｌ）および検出器ブランキ
ング信号（ＰＨＡＳＥ＿ＤＥＴＥＣＴＯＲ＿ＢＬＡＮＫ
＿Ｈ）をその出力において与える。
される本発明に係る分周器同期回路１１の詳細なブロッ
ク図である。この分周器同期回路１１は、選択的に基準
信号（ＲＥＦＥＲＥＮＣＥ＿ＩＮ）を受けるように構成
された第１の立ち上がりエッジ検出器２１を含み、その
検出器２１の出力は第１および第３のラッチ２２，２３
のそれぞれのＳ入力に連結されている。前記基準に対し
て前記分周器１６の同期を取るために、前記規準信号の
みが前記第１の立上がりエッジ検出器２１に与えられ
る。その代わりに、この回路が、前記分周器１６の出力
におけるいかなる問題をも発生することなく、前記分周
器１６への新しいプログラム番号のローディング（load
ing ）の同期を取るために用いられてもよい。この場
合、前記第１の立上がりエッジ検出器２１への入力は、
前記分周器の出力である。ＳＹＮＣ信号は、前記シンセ
サイザー１０の周波数変化を発生させるために用いられ
るコマンド信号回路３３により与えられる。前記ＳＹＮ
Ｃ信号（コマンド信号）は、前記第１のラッチ２２のＲ
入力および第２の立上がりエッジ検出器２４の入力に与
えられる。前記第１のラッチのＱ出力は、ＮＯＲゲート
２９の１つの入力に連結され、外部から与えられる分周
イネーブル信号（ＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｈ）
は、前記ゲート２９の第２の入力に連結されている。前
記ＮＯＲゲート２９の出力は、分周イネーブル信号（Ｄ
ＩＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｌ）および検出器ブランキ
ング信号（ＰＨＡＳＥ＿ＤＥＴＥＣＴＯＲ＿ＢＬＡＮＫ
＿Ｈ）をその出力において与える。
【００１２】前記第２の立上がりエッジ検出器２４の出
力は、第２のラッチ２５のＳ入力に連結され、前記ラッ
チ２５のＱ出力は、インバータ２６を通して、前記第３
のラッチ２３のＲ入力に連結されている。前記第３のラ
ッチ２３の出力は、遅延回路２７を通して、前記第２の
ラッチ２５のＲ入力にフィードバックし、また、ＯＲゲ
ート２８の１つの入力にも連結されている。外部から与
えられるラッチイネーブル信号（ＬＡＴＣＨ＿ＥＮＡＢ
ＬＥ＿Ｈ）は、前記ＯＲゲート２８の第２の入力に連結
され、前記ゲート２８は、プログラムラッチイネーブル
信号（ＰＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈ）を出力におい
て与える。
力は、第２のラッチ２５のＳ入力に連結され、前記ラッ
チ２５のＱ出力は、インバータ２６を通して、前記第３
のラッチ２３のＲ入力に連結されている。前記第３のラ
ッチ２３の出力は、遅延回路２７を通して、前記第２の
ラッチ２５のＲ入力にフィードバックし、また、ＯＲゲ
ート２８の１つの入力にも連結されている。外部から与
えられるラッチイネーブル信号（ＬＡＴＣＨ＿ＥＮＡＢ
ＬＥ＿Ｈ）は、前記ＯＲゲート２８の第２の入力に連結
され、前記ゲート２８は、プログラムラッチイネーブル
信号（ＰＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈ）を出力におい
て与える。
【００１３】操作上は、本発明に係る前記分周器同期回
路１１は、ＰＬＬ周波数シンセサイザー１０における新
しい周波数に対する速やかな安定を援助する。前記シン
セサイザー１０は、前記プログラマブル分周器１６およ
び位相比較器１７を含む。前記分周器同期回路１１は、
そのプログラムが変更されている間、前記分周器１６を
停止し、そして、所定のコマンドに応答して、前記分周
器１６を再始動する。前記分周器１６の始動時は自動的
に調整され、この分周器１６の出力は前記位相比較器１
７への基準信号入力に対して同位相となる。この位相比
較器１７の出力も、前記分周器１６が停止している期間
は消去される。
路１１は、ＰＬＬ周波数シンセサイザー１０における新
しい周波数に対する速やかな安定を援助する。前記シン
セサイザー１０は、前記プログラマブル分周器１６およ
び位相比較器１７を含む。前記分周器同期回路１１は、
そのプログラムが変更されている間、前記分周器１６を
停止し、そして、所定のコマンドに応答して、前記分周
器１６を再始動する。前記分周器１６の始動時は自動的
に調整され、この分周器１６の出力は前記位相比較器１
７への基準信号入力に対して同位相となる。この位相比
較器１７の出力も、前記分周器１６が停止している期間
は消去される。
【００１４】前記分周器同期回路１１は、周波数が変化
したときに、ＰＬＬ周波数シンセサイザー１０がその新
しい周波数および位相に対して安定するために要求され
る時間を削減する。この分周器１６の始動のタイミング
は、もしそれがランダムである場合に生ずるであろう大
きい位相トランジェントを削除する。それゆえ、前記シ
ンセサイザー１０の出力がその最終的な位相に対して安
定するために許されなければならない時間が短縮化され
る。前記分周器同期回路１１は、速やかな安定を有する
シンセサイザーの設計において大きな有用性があり、そ
の設計でＶＣＯは新しい出力周波数の正確な近似になる
ようにあらかじめ同調され、そして、図１に示されるよ
うに、前記ループは閉じられ、前記周波数はその正確な
値になるように駆動される。
したときに、ＰＬＬ周波数シンセサイザー１０がその新
しい周波数および位相に対して安定するために要求され
る時間を削減する。この分周器１６の始動のタイミング
は、もしそれがランダムである場合に生ずるであろう大
きい位相トランジェントを削除する。それゆえ、前記シ
ンセサイザー１０の出力がその最終的な位相に対して安
定するために許されなければならない時間が短縮化され
る。前記分周器同期回路１１は、速やかな安定を有する
シンセサイザーの設計において大きな有用性があり、そ
の設計でＶＣＯは新しい出力周波数の正確な近似になる
ようにあらかじめ同調され、そして、図１に示されるよ
うに、前記ループは閉じられ、前記周波数はその正確な
値になるように駆動される。
【００１５】図３に示される前記分周器同期回路１１
は、最も好ましくは、前記分周器１６および前記位相比
較器１７を含むＬＳＩにより構成される制御部および同
期部に含まれる。前記分周器同期回路１１は、私たちの
ためにＡＭＲＡＡＭミサイルシステムの周波数基準ユニ
ットに用いられるように設計されたプログラマブル分周
器および位相比較器ＬＳＩの内部に含まれるが、現在の
ＡＭＲＡＡＭミサイルシステムは非常に早い周波数変化
を要求しないので、現在は使用されていない。図２に示
される分周器同期回路１１は、前記位相比較器基準周波
数信号に対して同位相となる点において、前記プログラ
マブル分周器１６を始動するために用いられ、また、前
記分周器１６のプログラム入力においてラッチへのプロ
グラムデータのローディング（loading ）を制御する。
は、最も好ましくは、前記分周器１６および前記位相比
較器１７を含むＬＳＩにより構成される制御部および同
期部に含まれる。前記分周器同期回路１１は、私たちの
ためにＡＭＲＡＡＭミサイルシステムの周波数基準ユニ
ットに用いられるように設計されたプログラマブル分周
器および位相比較器ＬＳＩの内部に含まれるが、現在の
ＡＭＲＡＡＭミサイルシステムは非常に早い周波数変化
を要求しないので、現在は使用されていない。図２に示
される分周器同期回路１１は、前記位相比較器基準周波
数信号に対して同位相となる点において、前記プログラ
マブル分周器１６を始動するために用いられ、また、前
記分周器１６のプログラム入力においてラッチへのプロ
グラムデータのローディング（loading ）を制御する。
【００１６】ある特定のアプリケーションにおいて前記
分周器同期回路１１の使用が要求されない場合、例え
ば、周波数変化後の非常に早い安定が要求されない場
合、それは、前記外部からのＤＩＶＩＤＥ＿ＥＮＡＢＬ
Ｅ＿Ｈ信号入力，ＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈ信号入
力およびＳＹＮＣ信号入力を引くことにより無効にさ
れ、前記分周器１６は連続的に動作し、従って、前記プ
ログラムデータラッチ１９は前記プログラムデータに対
して透過的（transparent ）になるように構成される。
分周器同期回路１１の使用が要求されない場合、例え
ば、周波数変化後の非常に早い安定が要求されない場
合、それは、前記外部からのＤＩＶＩＤＥ＿ＥＮＡＢＬ
Ｅ＿Ｈ信号入力，ＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈ信号入
力およびＳＹＮＣ信号入力を引くことにより無効にさ
れ、前記分周器１６は連続的に動作し、従って、前記プ
ログラムデータラッチ１９は前記プログラムデータに対
して透過的（transparent ）になるように構成される。
【００１７】図３の回路は、前記分周器１６をそのカウ
ンティングサイクルの開始点あるいはその近傍において
始動するアクティブ・ロー（Ｌｏｗ）・イネーブルを有
する前記分周器１６により用いられ、前記分周器１６は
イネーブル信号が“Ｈｉｇｈ”レベル（以下、Ｈｉｇ
ｈ）に引かれた場合にデータをロードするプログラマブ
ルデータラッチを有し、また、前記分周器１６は、前記
分周器１６からのエンドオブカウント（end-of-count）
信号によりトリガーされ、アクティブ・ハイ（Ｈｉｇ
ｈ）・ブランキング・コントロールを含むシーケンシャ
ル位相比較器１７により用いられるとする。前記分周器
同期回路１１に用いられる前記特定の分周器１６の動作
は、次の分周器サイクルの長さが出力パルスの時点にお
いて前記プログラムラッチ中に存在するデータにより決
定されるような動作である。前記分周器１６がサイクル
を開始した後、前記分周イネーブル信号がＨｉｇｈに引
かれた場合、プログラムが変更されるための適当な時間
において、前記分周器１６は前記サイクルを完了し、出
力パルスの中間において停止する。
ンティングサイクルの開始点あるいはその近傍において
始動するアクティブ・ロー（Ｌｏｗ）・イネーブルを有
する前記分周器１６により用いられ、前記分周器１６は
イネーブル信号が“Ｈｉｇｈ”レベル（以下、Ｈｉｇ
ｈ）に引かれた場合にデータをロードするプログラマブ
ルデータラッチを有し、また、前記分周器１６は、前記
分周器１６からのエンドオブカウント（end-of-count）
信号によりトリガーされ、アクティブ・ハイ（Ｈｉｇ
ｈ）・ブランキング・コントロールを含むシーケンシャ
ル位相比較器１７により用いられるとする。前記分周器
同期回路１１に用いられる前記特定の分周器１６の動作
は、次の分周器サイクルの長さが出力パルスの時点にお
いて前記プログラムラッチ中に存在するデータにより決
定されるような動作である。前記分周器１６がサイクル
を開始した後、前記分周イネーブル信号がＨｉｇｈに引
かれた場合、プログラムが変更されるための適当な時間
において、前記分周器１６は前記サイクルを完了し、出
力パルスの中間において停止する。
【００１８】自動同期動作モードでは、これらの機能が
内部で生成される信号により制御されるように、外部か
らのアクティブ−ハイ（Ｈｉｇｈ）の分周イネーブルお
よびラッチイネーブル制御線が“Ｌｏｗ”レベル（以
下、Ｌｏｗ）に保持されることが要求される。通常の分
周器１６および位相比較器１６が動作する間、前記ＳＹ
ＮＣ信号はＬｏｗに保持される。そして、前記分周器１
６のための新しいプログラムは、分周器のカウンティン
グ動作に影響を与えることなく、プログラムラッチ入力
に与えられてもよい。前記分周器同期回路１１は、前記
分周器１６がＰＬＬの中で動作して前記分周器出力およ
び前記基準周波数入力信号の立上がりエッジがほぼ同時
に発生するという仮定に基づいている。新しいプログラ
ムは書き込まれ、前記ＳＹＮＣ入力がＨｉｇｈに引か
れ、それが要求される長さだけ保持されることにより
（ＳＹＮＣは少なくとも１つの前記基準入力の立ち上が
りエッジの前後を通して、Ｈｉｇｈに保持されなければ
ならない）、前記分周器１６は前記基準周波数信号に同
期して再始動される。
内部で生成される信号により制御されるように、外部か
らのアクティブ−ハイ（Ｈｉｇｈ）の分周イネーブルお
よびラッチイネーブル制御線が“Ｌｏｗ”レベル（以
下、Ｌｏｗ）に保持されることが要求される。通常の分
周器１６および位相比較器１６が動作する間、前記ＳＹ
ＮＣ信号はＬｏｗに保持される。そして、前記分周器１
６のための新しいプログラムは、分周器のカウンティン
グ動作に影響を与えることなく、プログラムラッチ入力
に与えられてもよい。前記分周器同期回路１１は、前記
分周器１６がＰＬＬの中で動作して前記分周器出力およ
び前記基準周波数入力信号の立上がりエッジがほぼ同時
に発生するという仮定に基づいている。新しいプログラ
ムは書き込まれ、前記ＳＹＮＣ入力がＨｉｇｈに引か
れ、それが要求される長さだけ保持されることにより
（ＳＹＮＣは少なくとも１つの前記基準入力の立ち上が
りエッジの前後を通して、Ｈｉｇｈに保持されなければ
ならない）、前記分周器１６は前記基準周波数信号に同
期して再始動される。
【００１９】前記分周器同期回路１１の詳細な動作を以
下に示す。ＳＹＮＣがＨｉｇｈに保持された場合、それ
は前記第１のラッチ２２をリセットし、前記ＮＯＲ２９
を通して、前記位相比較器１７はブランキングされ、前
記内部のＤＩＶＥＤＥ＿ＥＮＡＢＬＥ＿Ｌ信号はＨｉｇ
ｈに引かれて、前記分周器１６はその現在の分周サイク
ルの終点において停止する。前記立上がりエッジＳＹＮ
Ｃにより、前記第２の立上がりエッジ検出器２４は前記
第２のラッチ２５，前記インバータ２６，前記第３のラ
ッチ２３および前記ディレイ２７を含むワンショット３
１を動作可能にする。そして、基準周波数入力信号の次
の立ち上がりエッジの後（その時点において前記分周器
１６は分周サイクルの終点に到達して停止していなけれ
ばならない）、前記ワンショット３１は前記第１の立ち
上がりエッジ検出器２１からのパルスによりトリガーさ
れる。次に、前記ワンショット３１からのパルスは、前
記プログラムデータラッチを（前記ＯＲゲート２８を通
して）ストローブして、新しいプログラムがロードされ
る。ＳＹＮＣ信号がＬｏｗに引かれた場合、ＲＥＦＥＲ
ＥＮＣＥ＿ＩＮの次の立ち上がりエッジに応答して、前
記第１の立ち上がりエッジ検出器２１は前記分周器１６
および位相比較器１７を再始動させるパルスを発生す
る。
下に示す。ＳＹＮＣがＨｉｇｈに保持された場合、それ
は前記第１のラッチ２２をリセットし、前記ＮＯＲ２９
を通して、前記位相比較器１７はブランキングされ、前
記内部のＤＩＶＥＤＥ＿ＥＮＡＢＬＥ＿Ｌ信号はＨｉｇ
ｈに引かれて、前記分周器１６はその現在の分周サイク
ルの終点において停止する。前記立上がりエッジＳＹＮ
Ｃにより、前記第２の立上がりエッジ検出器２４は前記
第２のラッチ２５，前記インバータ２６，前記第３のラ
ッチ２３および前記ディレイ２７を含むワンショット３
１を動作可能にする。そして、基準周波数入力信号の次
の立ち上がりエッジの後（その時点において前記分周器
１６は分周サイクルの終点に到達して停止していなけれ
ばならない）、前記ワンショット３１は前記第１の立ち
上がりエッジ検出器２１からのパルスによりトリガーさ
れる。次に、前記ワンショット３１からのパルスは、前
記プログラムデータラッチを（前記ＯＲゲート２８を通
して）ストローブして、新しいプログラムがロードされ
る。ＳＹＮＣ信号がＬｏｗに引かれた場合、ＲＥＦＥＲ
ＥＮＣＥ＿ＩＮの次の立ち上がりエッジに応答して、前
記第１の立ち上がりエッジ検出器２１は前記分周器１６
および位相比較器１７を再始動させるパルスを発生す
る。
【００２０】図４および図５は、図３の回路の一部分４
０の他の回路例４０ａ，４０ｂを示す。図４において、
第１の他の回路例４０ａは、Ａ入力を有する立ち上がり
エッジ検出器４１を含み、前記検出器４１の出力はＲＳ
ラッチ４２のＳ入力に連結されている。前記ＲＳラッチ
４２のＲ入力は、Ｂ入力に連結されている。前記ＲＳラ
ッチ４２の出力は、そのＱ出力から与えられる。ＲＳラ
ッチ２２，２５が続く前記立上がり検出器２１，２４の
機能は、図５に示されるようなリセッタブル（resettab
le）のエッジトリガー（egde-triggered）・フリップフ
ロップ４０ｂにより遂行されてもよい。図５は、図３の
回路の一部分４０の第２の他の回路例４０ｂを示す。こ
の実施例において、前記リセッタブルのエッジトリガー
・フリップフロップ４０ｂは、リセッタブルのエッジト
リガー・Ｄフリップフロップ４３を含み、そのＤ入力に
はＨｉｇｈ信号すなわち“１”が連結され、そのクロッ
ク入力にはＡ入力が連結され、そのＣＯ入力にはＢ入力
が連結され、その出力はそのＱ出力から与えられる。図
３を参照すると、前記基準信号（ＲＥＦＥＲＥＮＣＥ＿
ＩＮあるいはＤＩＶＩＤＥＲ＿ＯＵＴ＿Ｘ）はこれら他
の回路例のいずれに対するＡ入力も含み、一方、前記Ｓ
ＹＮＣ信号はこれらの他の回路例のＢ入力を含み、（Ｃ
出力として特定された）前記出力Ｑは、前記ＮＯＲゲー
ト２９の１つの入力あるいは前記ＯＲゲート２８の１つ
の入力に連結されている。
０の他の回路例４０ａ，４０ｂを示す。図４において、
第１の他の回路例４０ａは、Ａ入力を有する立ち上がり
エッジ検出器４１を含み、前記検出器４１の出力はＲＳ
ラッチ４２のＳ入力に連結されている。前記ＲＳラッチ
４２のＲ入力は、Ｂ入力に連結されている。前記ＲＳラ
ッチ４２の出力は、そのＱ出力から与えられる。ＲＳラ
ッチ２２，２５が続く前記立上がり検出器２１，２４の
機能は、図５に示されるようなリセッタブル（resettab
le）のエッジトリガー（egde-triggered）・フリップフ
ロップ４０ｂにより遂行されてもよい。図５は、図３の
回路の一部分４０の第２の他の回路例４０ｂを示す。こ
の実施例において、前記リセッタブルのエッジトリガー
・フリップフロップ４０ｂは、リセッタブルのエッジト
リガー・Ｄフリップフロップ４３を含み、そのＤ入力に
はＨｉｇｈ信号すなわち“１”が連結され、そのクロッ
ク入力にはＡ入力が連結され、そのＣＯ入力にはＢ入力
が連結され、その出力はそのＱ出力から与えられる。図
３を参照すると、前記基準信号（ＲＥＦＥＲＥＮＣＥ＿
ＩＮあるいはＤＩＶＩＤＥＲ＿ＯＵＴ＿Ｘ）はこれら他
の回路例のいずれに対するＡ入力も含み、一方、前記Ｓ
ＹＮＣ信号はこれらの他の回路例のＢ入力を含み、（Ｃ
出力として特定された）前記出力Ｑは、前記ＮＯＲゲー
ト２９の１つの入力あるいは前記ＯＲゲート２８の１つ
の入力に連結されている。
【００２１】図６は、図２および図３の回路の複合タイ
ミングチャートを示す。図６において、上から、分周器
出力信号，基準信号，位相比較器ｕｐ信号，位相比較器
ｄｏｗｎ信号，位相エラー信号，ＳＹＮＣ信号および前
記回路内の後述する種々の位置における信号が示されて
いる。信号番号１は、前記第１の立ち上がりエッジ検出
器２１の出力において与えられる。信号番号２は、前記
第１のラッチ２２の出力において与えられる。信号番号
３は、前記第１のゲート２９の出力において与えられ
る。信号番号４は、前記第２の立ち上がりエッジ検出器
２４の出力において与えられる。信号番号５は、前記第
３のラッチ２３のリセット入力（Ｒ）において与えられ
る。信号番号６は、前記第３のラッチ２３の出力におい
て与えられる。信号番号７は、前記第４のゲート２７の
出力において与えられる。信号番号８は、前記第２のゲ
ート２８の出力において与えられる。前記信号１−８
は、図３においても参照のために示されている。
ミングチャートを示す。図６において、上から、分周器
出力信号，基準信号，位相比較器ｕｐ信号，位相比較器
ｄｏｗｎ信号，位相エラー信号，ＳＹＮＣ信号および前
記回路内の後述する種々の位置における信号が示されて
いる。信号番号１は、前記第１の立ち上がりエッジ検出
器２１の出力において与えられる。信号番号２は、前記
第１のラッチ２２の出力において与えられる。信号番号
３は、前記第１のゲート２９の出力において与えられ
る。信号番号４は、前記第２の立ち上がりエッジ検出器
２４の出力において与えられる。信号番号５は、前記第
３のラッチ２３のリセット入力（Ｒ）において与えられ
る。信号番号６は、前記第３のラッチ２３の出力におい
て与えられる。信号番号７は、前記第４のゲート２７の
出力において与えられる。信号番号８は、前記第２のゲ
ート２８の出力において与えられる。前記信号１−８
は、図３においても参照のために示されている。
【００２２】外部から与えられるＤＩＶＩＤＥ＿ＥＮＡ
ＢＬＥ＿Ｈ信号およびＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈ信
号は、Ｌｏｗに保持される。前記分周器出力は、前記位
相比較器入力に連結されている。前記基準信号は、前記
位相比較器１７に加えて同期回路にも与えられている。
図６に示されている重要なことは、以下の如くである。
“Ａ”と記された時間において、前記ＳＹＮＣ信号は、
Ｈｉｇｈに引かれ、前記第１のラッチ２２はリセットさ
れ、信号３，ＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿ＬおよびＰ
ＨＡＳＥ＿ＤＥＴ＿ＢＬＡＮＫ＿Ｈが、Ｈｉｇｈにな
る。また、前記ＳＹＮＣ信号の立上がりエッジに応答し
て、前記第２の立上がりエッジ検出器２４は前記第２の
ラッチ２５をセットするためのパルス（信号４）を発生
し、前記第３のラッチ２３に対するリセット入力（信号
番号５）はＬｏｗになる。“Ｂ”と記された時間におい
て、信号ＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿ＬはＨｉｇｈで
あり、前記分周器１６はそのカウントの終点に到達して
停止する。ここで、前記基準エッジからのパルス（信号
番号１）は、前記第３のラッチ２３をセットする。次
に、その出力（信号番号６）は、ゲート２８を駆動し
て、その第２のゲート２８の出力は、前記分周器１６の
ための新しいプログラムデータをロードするための信号
（信号番号８）を生成し、また、信号６は遅延回路２７
を伝わり、前記第２のラッチ２５をリセットするための
信号７が生成される。前記電圧制御発信器（ＶＣＯ）１
４をあらかじめ同調するための適当な長さの時間の後、
時間“Ｃ”において、ＳＹＮＣはＬｏｗに引かれる。時
間“Ｄ”において、前記“Ｃ”と記された時間後の最初
の前記基準信号エッジは、前記第１のラッチ２２をセッ
トし、前記基準信号にほぼ同期して、前記分周器１６を
再始動する。
ＢＬＥ＿Ｈ信号およびＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈ信
号は、Ｌｏｗに保持される。前記分周器出力は、前記位
相比較器入力に連結されている。前記基準信号は、前記
位相比較器１７に加えて同期回路にも与えられている。
図６に示されている重要なことは、以下の如くである。
“Ａ”と記された時間において、前記ＳＹＮＣ信号は、
Ｈｉｇｈに引かれ、前記第１のラッチ２２はリセットさ
れ、信号３，ＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿ＬおよびＰ
ＨＡＳＥ＿ＤＥＴ＿ＢＬＡＮＫ＿Ｈが、Ｈｉｇｈにな
る。また、前記ＳＹＮＣ信号の立上がりエッジに応答し
て、前記第２の立上がりエッジ検出器２４は前記第２の
ラッチ２５をセットするためのパルス（信号４）を発生
し、前記第３のラッチ２３に対するリセット入力（信号
番号５）はＬｏｗになる。“Ｂ”と記された時間におい
て、信号ＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿ＬはＨｉｇｈで
あり、前記分周器１６はそのカウントの終点に到達して
停止する。ここで、前記基準エッジからのパルス（信号
番号１）は、前記第３のラッチ２３をセットする。次
に、その出力（信号番号６）は、ゲート２８を駆動し
て、その第２のゲート２８の出力は、前記分周器１６の
ための新しいプログラムデータをロードするための信号
（信号番号８）を生成し、また、信号６は遅延回路２７
を伝わり、前記第２のラッチ２５をリセットするための
信号７が生成される。前記電圧制御発信器（ＶＣＯ）１
４をあらかじめ同調するための適当な長さの時間の後、
時間“Ｃ”において、ＳＹＮＣはＬｏｗに引かれる。時
間“Ｄ”において、前記“Ｃ”と記された時間後の最初
の前記基準信号エッジは、前記第１のラッチ２２をセッ
トし、前記基準信号にほぼ同期して、前記分周器１６を
再始動する。
【００２３】“ノーマル”オペレーションの間は、ＤＩ
ＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｈ，ＬＡＴＣＨ＿ＥＮＡＢＬ
Ｅ＿ＨおよびＳＹＮＣはＨｉｇｈである。次のような３
つの同期モードがある。同期された始動が保証される前
に、ＬｏｗのＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｈととも
に、前記分周器が零になるまでカウントダウンするため
の十分な数のクロックパルスが与えられなければならな
い。 （１）同期モード１
ＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｈ，ＬＡＴＣＨ＿ＥＮＡＢＬ
Ｅ＿ＨおよびＳＹＮＣはＨｉｇｈである。次のような３
つの同期モードがある。同期された始動が保証される前
に、ＬｏｗのＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿Ｈととも
に、前記分周器が零になるまでカウントダウンするため
の十分な数のクロックパルスが与えられなければならな
い。 （１）同期モード１
【００２４】位相比較器ブランキングを用いて、外部か
ら与えられる基準に同期される。ＤＩＶＩＤＥ＿ＥＮＡ
ＢＬＥ＿ＨおよびＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈは、Ｌ
ｏｗにされる。ここで、新しいプログラムデータが（Ｌ
ｏｗのＳＹＮＣとともに）セットされる。ＳＹＮＣは、
Ｈｉｇｈにされる。
ら与えられる基準に同期される。ＤＩＶＩＤＥ＿ＥＮＡ
ＢＬＥ＿ＨおよびＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈは、Ｌ
ｏｗにされる。ここで、新しいプログラムデータが（Ｌ
ｏｗのＳＹＮＣとともに）セットされる。ＳＹＮＣは、
Ｈｉｇｈにされる。
【００２５】分周器１６は停止され、位相比較器１７は
停止される。そして、基準信号の次の立上がりエッジに
おいてロード・データがストローブされる。ＳＹＮＣ
は、Ｌｏｗにされる。分周器１６および位相比較器１７
は、基準信号の次の立上がりエッジにおいて、動作可能
にされる。 （２）同期モード２
停止される。そして、基準信号の次の立上がりエッジに
おいてロード・データがストローブされる。ＳＹＮＣ
は、Ｌｏｗにされる。分周器１６および位相比較器１７
は、基準信号の次の立上がりエッジにおいて、動作可能
にされる。 （２）同期モード２
【００２６】問題なしに、前記分周器プログラムが変更
される。ラッチ２２，２３，２５の中にデータをストロ
ーブするためのパルスが生成される。負（negative）の
ＤＩＶＩＤＥＲ＿ＯＵＴあるいは正のＲＥＦＥＲＥＮＣ
Ｅ＿ＩＮトランジションのいずれによっても、前記パル
スは計時されてもよい。ＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿
Ｈは、Ｈｉｇｈにされ、ＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈ
はＬｏｗにされる。（ＬｏｗのＳＹＮＣとともに）新し
いプログラムがセットされる。ＳＹＮＣは、Ｈｉｇｈに
される。
される。ラッチ２２，２３，２５の中にデータをストロ
ーブするためのパルスが生成される。負（negative）の
ＤＩＶＩＤＥＲ＿ＯＵＴあるいは正のＲＥＦＥＲＥＮＣ
Ｅ＿ＩＮトランジションのいずれによっても、前記パル
スは計時されてもよい。ＤＩＶＩＤＥ＿ＥＮＡＢＬＥ＿
Ｈは、Ｈｉｇｈにされ、ＬＡＴＣＨ＿ＥＮＡＢＬＥ＿Ｈ
はＬｏｗにされる。（ＬｏｗのＳＹＮＣとともに）新し
いプログラムがセットされる。ＳＹＮＣは、Ｈｉｇｈに
される。
【００２７】前記分周器１６の出力の次の立ち下がりエ
ッジにより、前記ラッチ１９からデータがストローブさ
れるであろう。前記分周器１６がいかなる出力パルスを
も生成しないようなコードがロードされた場合、ＬＡＴ
ＣＨ＿ＥＮＡＢＬＥ＿Ｈは、前記ラッチ１９に正しいコ
ードがロードされるためにＨｉｇｈにされなければなら
ない。 （３）同期モード３
ッジにより、前記ラッチ１９からデータがストローブさ
れるであろう。前記分周器１６がいかなる出力パルスを
も生成しないようなコードがロードされた場合、ＬＡＴ
ＣＨ＿ＥＮＡＢＬＥ＿Ｈは、前記ラッチ１９に正しいコ
ードがロードされるためにＨｉｇｈにされなければなら
ない。 （３）同期モード３
【００２８】ある特定の時間において、前記分周器１６
（あるいは同時にいくつかの分周器）は始動される。Ｌ
ＡＴＣＨ＿ＥＮＡＢＬＥ＿ＨはＬｏｗにされ、ＳＹＮＣ
はＨｉｇｈにされる。ＬｏｗのＤＩＶＩＤＥ＿ＥＮＡＢ
ＬＥ＿Ｈとともに開始される（前記分周器１６および前
記位相比較器１７は動作を禁止される）。プログラムデ
ータがセットされる。データをロードするために、ＬＡ
ＴＣＨ＿ＥＮＡＢＬＥ＿Ｈはストローブされる。信号Ｄ
ＩＶＩＤＥ＿ＥＮＡＢＬＥ＿ＨはＨｉｇｈにされる。そ
して、前記分周器１６は既知の状態から始動される。こ
こで、図３の回路に与えられる入力であるＬＡＴＣＨ＿
ＥＮＡＢＬＥおよびＳＹＮＣについて、それぞれの信号
レベルおよび機能を以下に示す。 （１）入力：ＬＡＴＣＨ＿ＥＮＡＢＬＥ 信号レベル：ＴＴＬ 機能： Ｈｉｇｈの場合、ラッチ出力は入力に従う。Ｌ
ｏｗの場合、ラッチはＨｉｇｈからＬｏｗに変るときに
与えられるデータを保持する。 （２）入力：ＳＹＮＣ 信号レベル：ＴＴＬ
（あるいは同時にいくつかの分周器）は始動される。Ｌ
ＡＴＣＨ＿ＥＮＡＢＬＥ＿ＨはＬｏｗにされ、ＳＹＮＣ
はＨｉｇｈにされる。ＬｏｗのＤＩＶＩＤＥ＿ＥＮＡＢ
ＬＥ＿Ｈとともに開始される（前記分周器１６および前
記位相比較器１７は動作を禁止される）。プログラムデ
ータがセットされる。データをロードするために、ＬＡ
ＴＣＨ＿ＥＮＡＢＬＥ＿Ｈはストローブされる。信号Ｄ
ＩＶＩＤＥ＿ＥＮＡＢＬＥ＿ＨはＨｉｇｈにされる。そ
して、前記分周器１６は既知の状態から始動される。こ
こで、図３の回路に与えられる入力であるＬＡＴＣＨ＿
ＥＮＡＢＬＥおよびＳＹＮＣについて、それぞれの信号
レベルおよび機能を以下に示す。 （１）入力：ＬＡＴＣＨ＿ＥＮＡＢＬＥ 信号レベル：ＴＴＬ 機能： Ｈｉｇｈの場合、ラッチ出力は入力に従う。Ｌ
ｏｗの場合、ラッチはＨｉｇｈからＬｏｗに変るときに
与えられるデータを保持する。 （２）入力：ＳＹＮＣ 信号レベル：ＴＴＬ
【００２９】機能： ＤＩＶＩＤＥ＿ＯＵＴ＿ＥＮがＬ
ｏｗ、従って、出力が位相検出器からである場合は、Ｓ
ＹＮＣがＬｏｗである間、前記位相比較器の出力は強制
的に零にされ、前記分周器は停止され、ＳＹＮＣがＨｉ
ｇｈに到達すると、前記基準入力上の次の正（positiv
e）エッジにより、前記位相比較器および前記分周器は
動作可能にされる。
ｏｗ、従って、出力が位相検出器からである場合は、Ｓ
ＹＮＣがＬｏｗである間、前記位相比較器の出力は強制
的に零にされ、前記分周器は停止され、ＳＹＮＣがＨｉ
ｇｈに到達すると、前記基準入力上の次の正（positiv
e）エッジにより、前記位相比較器および前記分周器は
動作可能にされる。
【００３０】ＤＩＶＩＤＥ＿ＯＵＴ＿ＥＮがＨｉｇｈ、
従って、出力が分周器からである場合は、ＳＹＮＣの立
ち下がりエッジに続く最初の前記分周器の出力パルスの
立ち下がりエッジにより、ＬＡＴＣＨ＿ＥＮＡＢＬＥパ
ルスが内部で生成される。
従って、出力が分周器からである場合は、ＳＹＮＣの立
ち下がりエッジに続く最初の前記分周器の出力パルスの
立ち下がりエッジにより、ＬＡＴＣＨ＿ＥＮＡＢＬＥパ
ルスが内部で生成される。
【００３１】以上のように、ＰＬＬにおいて基準信号位
相を用いて分周器の始動を同期するように構成された新
奇な改善された分周器同期回路についての説明がなされ
た。前述の実施例は、単に、本発明の本質の応用を表す
多くの実施例のうちのいくつかを説明するだけのもので
あることが理解できる。本発明の範囲を逸脱することな
く、きわめて多数の他の回路が当業者により容易に案出
されうることは明白である。
相を用いて分周器の始動を同期するように構成された新
奇な改善された分周器同期回路についての説明がなされ
た。前述の実施例は、単に、本発明の本質の応用を表す
多くの実施例のうちのいくつかを説明するだけのもので
あることが理解できる。本発明の範囲を逸脱することな
く、きわめて多数の他の回路が当業者により容易に案出
されうることは明白である。
【図１】本発明に係る分周器同期回路を用いて構成され
たシンセサイザーのブロック図の一例である。
たシンセサイザーのブロック図の一例である。
【図２】図１のシンセサイザーの分周器および位相比較
器の部分のより詳細なブロック図である。
器の部分のより詳細なブロック図である。
【図３】図１の回路に使用され、図２の回路に接続され
る本発明に係る分周器同期回路の詳細なブロック図であ
る。
る本発明に係る分周器同期回路の詳細なブロック図であ
る。
【図４】図３の回路の部分の第１の他の実施例である。
【図５】図３の回路の部分の第２の他の実施例である。
【図６】図３の回路のタイミングチャートである。
１１…分周器同期回路、２１…第１の立上がりエッジ検
出器、２２…第１のラッチ、２３…第３のラッチ、２４
…第２の立上がりエッジ検出器、２５…第２のラッチ、
２６…インバータ、２７…遅延回路、２８…ＯＲゲー
ト、２９…ＮＯＲゲート。
出器、２２…第１のラッチ、２３…第３のラッチ、２４
…第２の立上がりエッジ検出器、２５…第２のラッチ、
２６…インバータ、２７…遅延回路、２８…ＯＲゲー
ト、２９…ＮＯＲゲート。
Claims (8)
- 【請求項１】電圧制御発信器とプログラマブル分周器と
位相比較器とを具備するＰＬＬ周波数シンセサイザーに
用いられる分周器同期回路において、 前記プログラマブル分周器および前記位相比較器に連結
された同期手段であって、そのプログラムが変更される
間前記分周器を停止し、前記分周器の出力が前記位相比
較器へ入力される基準周波数信号と同位相になる時点に
おいて、前記分周器を再始動させるための同期手段と、 前記同期手段に連結されたコマンド信号手段であって、
周波数変化の発生を引き起こすコマンド信号ハット（ｈ
ａｔ）を与えるためのコマンド信号手段とを具備するこ
とを特徴とする分周器同期回路。 - 【請求項２】前記プログラマブル分周器は、ある既知の
状態からの始動が可能であり、 前記同期手段は、分周器の出力が比較される位相基準と
して用いられるトランジション（transition）を前記基
準周波数信号が生成する時点を検出するための手段と、
前記分周器の出力を前記基準周波数信号と十分に同位相
にするために前記基準周波数信号の検出に応答して前記
分周器を始動するための手段とをさらに具備することを
特徴とする請求項１に記載の回路。 - 【請求項３】ループフィルタと、 前記位相比較器に連結された手段であって、前記電圧制
御発信器が新しい周波数に同調される間前記ループフィ
ルタがその要求された動作点から離れて駆動されないよ
うにするために、前記分周器が中断される間前記位相比
較器の出力をブランキングするための手段とをさらに具
備することを特徴とする請求項１に記載の回路。 - 【請求項４】電圧制御発信器とプログラマブル分周器と
位相比較器とループフィルタとを具備するＰＬＬ周波数
シンセサイザーに用いられる分周器同期回路において、 前記分周器に連結され、そのプログラムが変更されるの
を許可するために前記分周器の動作を中断し、前記プロ
グラムが変更されてから前記分周器の出力が前記位相比
較器へ入力される基準周波数信号と同位相になるために
前記分周器の始動時を調整するように前記分周器を再始
動するための手段であって、前記位相比較器に連結さ
れ、前記電圧制御発信器が新しい周波数に同調されてい
る間前記ループフィルタがその要求された動作点から離
れて駆動されないようにするために、前記分周器が中断
されている間前記位相比較器の出力をブランキングする
ための手段と、 この１番目の手段に連結された手段であって、周波数変
化の発生を引き起こすコマンド信号ハット（ｈａｔ）を
与えるためのコマンド信号手段とを具備することを特徴
とする分周器同期回路。 - 【請求項５】プログラマブル分周器と位相比較器とを具
備するＰＬＬ周波数シンセサイザーに用いられる分周器
同期回路において、 基準周波数信号入力および周波数変化の発生を引き起こ
すコマンド信号を含む同期信号を受け、前記プログラマ
ブル分周器の出力が比較される位相基準として用いられ
るトランジションを前記基準周波数信号が生成する時点
を検出するための検出手段と、 前記検出手段の第１の出力に連結された第１の入力、ラ
ッチイネーブル信号を受けるように構成された第２の入
力および前記分周器の出力を前記位相比較器へ入力され
る基準周波数信号と同位相にするために前記分周器の始
動時が調整される間そのプログラミング入力をラッチす
るように構成された前記プログラマブル分周器により用
いられるラッチイネーブル信号を与えるように構成され
た出力を有する第１のゲートと、 前記検出手段の第２の出力に連結された第１の入力、分
周イネーブル信号を受けるように構成された第２の入力
および前記プログラマブル分周器および前記位相比較器
により用いられ、それぞれ前記プログラマブル分周器を
リセットし、前記位相比較器をブランキングするように
構成された分周イネーブル信号および位相比較器ブラン
キング信号を与えるように構成された出力を有する第２
のゲートとを具備する分周器同期回路であって、 前記前記イネーブル信号は、そのプログラムが変更され
ている間、前記分周器の中断を引き起こすように構成さ
れ、 前記分周器が中断される間、前記位相比較器ブランキン
グ信号を用いて、前記位相比較器の出力はブランクさ
れ、 前記分周器の出力を前記位相比較器へ入力される基準周
波数信号と十分に同位相にするために、前記分周器の始
動時が調整されることを特徴とする分周器同期回路。 - 【請求項６】前記検出手段は、 １つの入力および１つの出力を備え、基準周波数信号を
受けるように構成された第１の立ち上がりエッジ検出手
段と、 前記第１の立ち上がりエッジ検出手段の出力に連結され
た第１の入力、周波数変化の発生を引き起こすように構
成された前記同期信号を受けるように連結された第２の
入力および前記検出手段の第２の出力を含む出力を有す
る第１のラッチと、 １つの入力および１つの出力を備え、前記基準周波数信
号を受けるように構成された第２の立ち上がりエッジ検
出手段と、 前記前記第１および第２の立ち上がりエッジ検出手段の
出力に連結され、分周イネーブル信号を受け、前記検出
手段の第１の出力からのイネーブリング（enabling）出
力信号を与えるためのワンショット回路とを具備するこ
とを特徴とする請求項５に記載の回路。 - 【請求項７】前記検出手段は、ｈｉｇｈレベルの信号が
連結された第１の入力、同期入力が連結された第２の入
力、基準周波数信号が連結されたクロック入力および出
力を与えるＱ出力を具備することを特徴とする請求項５
に記載の回路。 - 【請求項８】前記ワンショット回路は、 前記第２の立ち上がりエッジ検出手段の出力に連結され
たＳ入力、Ｒ入力および出力を有する第２のラッチと、 前記第２のラッチのＱ出力に連結された入力を有するイ
ンバータと、 前記第１の立ち上がりエッジ検出手段の出力に連結され
たＳ入力、前記インバータの出力に連結されたＲ入力お
よび出力を有する第３のラッチと、 前記第３のラッチのＱ出力に連結された入力および前記
第２のラッチのＲ入力に連結された出力とを有する遅延
回路とを具備することを特徴とする請求項６に記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US829183 | 1992-01-31 | ||
| US07/829,183 US5304951A (en) | 1992-01-31 | 1992-01-31 | Divider synchronization circuit for phase-locked loop frequency synthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621811A true JPH0621811A (ja) | 1994-01-28 |
| JP2738488B2 JP2738488B2 (ja) | 1998-04-08 |
Family
ID=25253770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5014971A Expired - Fee Related JP2738488B2 (ja) | 1992-01-31 | 1993-02-01 | 分周器同期回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5304951A (ja) |
| EP (1) | EP0553748B1 (ja) |
| JP (1) | JP2738488B2 (ja) |
| CA (1) | CA2084284C (ja) |
| DE (1) | DE69317685T2 (ja) |
| ES (1) | ES2114961T3 (ja) |
| HK (1) | HK1009892A1 (ja) |
| IL (1) | IL104176A (ja) |
| NO (1) | NO307948B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714772B2 (en) | 2000-02-23 | 2004-03-30 | Renesas Technology Corp. | Wireless communication system |
| JP2014239417A (ja) * | 2013-06-10 | 2014-12-18 | 旭化成エレクトロニクス株式会社 | 同期化手段を備えた位相ロックループデバイス |
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| KR100566297B1 (ko) * | 1999-09-01 | 2006-03-30 | 삼성전자주식회사 | 클럭 분주 회로 |
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| JPH0267821A (ja) * | 1988-09-02 | 1990-03-07 | Nippon Telegr & Teleph Corp <Ntt> | 周波数シンセサイザ |
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- 1992-01-31 US US07/829,183 patent/US5304951A/en not_active Expired - Lifetime
- 1992-12-01 CA CA002084284A patent/CA2084284C/en not_active Expired - Fee Related
- 1992-12-18 IL IL10417692A patent/IL104176A/en not_active IP Right Cessation
-
1993
- 1993-01-12 NO NO930097A patent/NO307948B1/no not_active IP Right Cessation
- 1993-01-25 ES ES93101091T patent/ES2114961T3/es not_active Expired - Lifetime
- 1993-01-25 DE DE69317685T patent/DE69317685T2/de not_active Expired - Fee Related
- 1993-01-25 EP EP93101091A patent/EP0553748B1/en not_active Expired - Lifetime
- 1993-02-01 JP JP5014971A patent/JP2738488B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-21 HK HK98110651A patent/HK1009892A1/xx not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| ES2114961T3 (es) | 1998-06-16 |
| NO930097D0 (no) | 1993-01-12 |
| CA2084284C (en) | 1998-12-29 |
| NO307948B1 (no) | 2000-06-19 |
| CA2084284A1 (en) | 1993-08-01 |
| DE69317685D1 (de) | 1998-05-07 |
| EP0553748A3 (en) | 1993-12-08 |
| NO930097L (no) | 1993-08-02 |
| EP0553748B1 (en) | 1998-04-01 |
| US5304951A (en) | 1994-04-19 |
| HK1009892A1 (en) | 1999-06-11 |
| JP2738488B2 (ja) | 1998-04-08 |
| DE69317685T2 (de) | 1998-07-23 |
| EP0553748A2 (en) | 1993-08-04 |
| IL104176A (en) | 1995-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |