JPH11112336A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH11112336A JPH11112336A JP9267253A JP26725397A JPH11112336A JP H11112336 A JPH11112336 A JP H11112336A JP 9267253 A JP9267253 A JP 9267253A JP 26725397 A JP26725397 A JP 26725397A JP H11112336 A JPH11112336 A JP H11112336A
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- Japan
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- phase
- signal
- clock
- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】出力クロックを用いて動作するシステムが確実
に安定動作し得るディジタルＰＬＬ回路を提供する。 【解決手段】位相比較部１は、基準クロックと出力クロ
ックの立ち上がりの位相差を検出するとともに検出した
位相差が所定の許容範囲から外れた場合にアップ信号又
はダウン信号を出力する比較器３と、比較器３からのア
ップ信号又はダウン信号が連続して２回出力された場合
に出力クロックの位相がアンロック状態であることを示
すアンロック信号を出力するアンロック検出器４とを具
備する。而して、出力クロックの基準クロックとの位相
同期状態がアンロック信号によって後段のシステムで認
識されるので、アンロック信号がＬレベルからＨレベル
に変化すると直ちに後段のシステムを立ち上げることが
可能となり、出力クロックを用いて動作するシステムが
確実に安定動作し得る。
に安定動作し得るディジタルＰＬＬ回路を提供する。 【解決手段】位相比較部１は、基準クロックと出力クロ
ックの立ち上がりの位相差を検出するとともに検出した
位相差が所定の許容範囲から外れた場合にアップ信号又
はダウン信号を出力する比較器３と、比較器３からのア
ップ信号又はダウン信号が連続して２回出力された場合
に出力クロックの位相がアンロック状態であることを示
すアンロック信号を出力するアンロック検出器４とを具
備する。而して、出力クロックの基準クロックとの位相
同期状態がアンロック信号によって後段のシステムで認
識されるので、アンロック信号がＬレベルからＨレベル
に変化すると直ちに後段のシステムを立ち上げることが
可能となり、出力クロックを用いて動作するシステムが
確実に安定動作し得る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号処
理によるデータ伝送システムなどに利用されるディジタ
ルＰＬＬ（フェーズ・ロック・ループ）回路に関するも
のである。
理によるデータ伝送システムなどに利用されるディジタ
ルＰＬＬ（フェーズ・ロック・ループ）回路に関するも
のである。
【０００２】
【従来の技術】図７は従来のディジタルＰＬＬ回路の一
例を示すブロック図である。この従来例は、外部から入
力される基準クロックと外部へ出力する出力クロックの
位相を比較する位相比較部１０と、発振器５から供給さ
れ基準クロックの周波数よりも高い周波数の基本クロッ
クを位相比較部１０における比較結果に応じて設定され
る分周比で分周する可変分周部１１とを備え、出力クロ
ックの位相を基準クロックの位相に略一致させるように
動作する。
例を示すブロック図である。この従来例は、外部から入
力される基準クロックと外部へ出力する出力クロックの
位相を比較する位相比較部１０と、発振器５から供給さ
れ基準クロックの周波数よりも高い周波数の基本クロッ
クを位相比較部１０における比較結果に応じて設定され
る分周比で分周する可変分周部１１とを備え、出力クロ
ックの位相を基準クロックの位相に略一致させるように
動作する。
【０００３】位相比較部１０は基準クロックの立ち上が
りと出力クロックの立ち上がりを比較し、両者の立ち上
がりの差（位相差）が許容値を越えた場合に後段の可変
分周部１１の分周比を設定するためのアップ信号又はダ
ウン信号を出力するものである。一方可変分周部１１は
上記アップ信号又はダウン信号に基づいて発振器５から
供給される基本クロックを分周する分周比を変化させて
出力クロックの立ち上がりのタイミングを変えることに
より、出力クロックの位相を基準クロックの位相に略一
致させるものである。ここで、出力クロックの位相が基
準クロックの位相と略一致する（同期が取れる）までに
要する時間（以下、「ロックアップ時間」と呼ぶ。）
は、アナログＰＬＬ回路の場合と違って上記のようなデ
ィジタルＰＬＬ回路の場合には基準クロックと基本クロ
ックを供給する発振器５の精度とから算出することがで
きる。従って、上記ディジタルＰＬＬ回路からの出力ク
ロックを用いて動作するシステムにおいては、出力クロ
ックに基づいて動作する後段のシステムの制御回路やＣ
ＰＵなどの制御部１２が少なくとも上記算出されたロッ
クアップ時間よりも長い時間を待機した後でシステムの
動作を開始するというようなことが行われる。
りと出力クロックの立ち上がりを比較し、両者の立ち上
がりの差（位相差）が許容値を越えた場合に後段の可変
分周部１１の分周比を設定するためのアップ信号又はダ
ウン信号を出力するものである。一方可変分周部１１は
上記アップ信号又はダウン信号に基づいて発振器５から
供給される基本クロックを分周する分周比を変化させて
出力クロックの立ち上がりのタイミングを変えることに
より、出力クロックの位相を基準クロックの位相に略一
致させるものである。ここで、出力クロックの位相が基
準クロックの位相と略一致する（同期が取れる）までに
要する時間（以下、「ロックアップ時間」と呼ぶ。）
は、アナログＰＬＬ回路の場合と違って上記のようなデ
ィジタルＰＬＬ回路の場合には基準クロックと基本クロ
ックを供給する発振器５の精度とから算出することがで
きる。従って、上記ディジタルＰＬＬ回路からの出力ク
ロックを用いて動作するシステムにおいては、出力クロ
ックに基づいて動作する後段のシステムの制御回路やＣ
ＰＵなどの制御部１２が少なくとも上記算出されたロッ
クアップ時間よりも長い時間を待機した後でシステムの
動作を開始するというようなことが行われる。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
例では、少なくとも算出されたロックアップ時間以上の
時間を待機する必要があり、システムの立ち上り時間が
遅くなる原因となる。また、算出されたロックアップ時
間を経過した後に何らかの原因、例えば基準クロックが
切り替わるなどの原因で基準クロックと出力クロックの
位相がロックアップされずに同期が取れていない状態で
あっても、後段のシステムは同期が取れているものとし
て動作を続けてしまい、誤動作を引き起こす可能性があ
る。図８は途中で基準クロックが切り替わることによ
り、出力クロックの立ち上がりが基準クロックの立ち上
がりよりも進んでしまった場合を示している。このよう
な場合には、位相比較部１０から出力されるダウン信号
によって可変分周部１１の分周比が通常の値（Ｎ）より
も大きい値（Ｎ＋１）に設定されて出力クロックの立ち
上がりが遅くされる。その結果、出力クロックの立ち上
がりと基準クロックの立ち上がりとの差（位相差）が次
第に減少し、両者の差が許容値内に収まったら位相比較
部１０からのダウン信号の出力が停止する。よって、上
述のようにダウン信号が出力されている間（ロックアッ
プ時間）は出力クロックと基準クロックの同期が取れて
いない（位相がロックされていない）にもかかわらず、
後段のシステムでは同期が取れているものとして動作を
続け、誤動作を引き起こしてしまう虞がある。
例では、少なくとも算出されたロックアップ時間以上の
時間を待機する必要があり、システムの立ち上り時間が
遅くなる原因となる。また、算出されたロックアップ時
間を経過した後に何らかの原因、例えば基準クロックが
切り替わるなどの原因で基準クロックと出力クロックの
位相がロックアップされずに同期が取れていない状態で
あっても、後段のシステムは同期が取れているものとし
て動作を続けてしまい、誤動作を引き起こす可能性があ
る。図８は途中で基準クロックが切り替わることによ
り、出力クロックの立ち上がりが基準クロックの立ち上
がりよりも進んでしまった場合を示している。このよう
な場合には、位相比較部１０から出力されるダウン信号
によって可変分周部１１の分周比が通常の値（Ｎ）より
も大きい値（Ｎ＋１）に設定されて出力クロックの立ち
上がりが遅くされる。その結果、出力クロックの立ち上
がりと基準クロックの立ち上がりとの差（位相差）が次
第に減少し、両者の差が許容値内に収まったら位相比較
部１０からのダウン信号の出力が停止する。よって、上
述のようにダウン信号が出力されている間（ロックアッ
プ時間）は出力クロックと基準クロックの同期が取れて
いない（位相がロックされていない）にもかかわらず、
後段のシステムでは同期が取れているものとして動作を
続け、誤動作を引き起こしてしまう虞がある。
【０００５】一方、アナログＰＬＬ回路の場合では、基
準クロックと出力クロックの立ち上がりの時間差が許容
範囲内であればロック信号、許容範囲を外れた場合にア
ンロック信号（負論理の信号であり、ロック状態のとき
にＨレベル、アンロック状態のときにＬレベルとなる信
号）を出力し、後段のシステムにおいてはロック信号
（又はアンロック信号）を受けて動作する構成とするの
が一般的である（図９（ａ）参照）。ところが、ディジ
タルＰＬＬ回路にて上記構成を採用すると、ロック状態
のディジタルＰＬＬ回路の出力クロック精度が可変分周
部１１に基本クロックを供給する発振器５の精度に依存
するため、図９（ｂ）に示すように基準クロックと発振
器５の基本クロックの精度差によって周期的にアンロッ
ク信号が出力されてしまう。そして、後段のシステムが
アンロック信号受信時には動作しないように設定されて
いると、システムが周期的に非動作状態になるという不
具合が生じてしまう。
準クロックと出力クロックの立ち上がりの時間差が許容
範囲内であればロック信号、許容範囲を外れた場合にア
ンロック信号（負論理の信号であり、ロック状態のとき
にＨレベル、アンロック状態のときにＬレベルとなる信
号）を出力し、後段のシステムにおいてはロック信号
（又はアンロック信号）を受けて動作する構成とするの
が一般的である（図９（ａ）参照）。ところが、ディジ
タルＰＬＬ回路にて上記構成を採用すると、ロック状態
のディジタルＰＬＬ回路の出力クロック精度が可変分周
部１１に基本クロックを供給する発振器５の精度に依存
するため、図９（ｂ）に示すように基準クロックと発振
器５の基本クロックの精度差によって周期的にアンロッ
ク信号が出力されてしまう。そして、後段のシステムが
アンロック信号受信時には動作しないように設定されて
いると、システムが周期的に非動作状態になるという不
具合が生じてしまう。
【０００６】本発明は上記問題に鑑みて為されたもので
あり、その目的とするところは、出力クロックを用いて
動作するシステムが確実に安定動作し得るディジタルＰ
ＬＬ回路を提供することにある。
あり、その目的とするところは、出力クロックを用いて
動作するシステムが確実に安定動作し得るディジタルＰ
ＬＬ回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明では、上記目的を
達成するために、外部から入力される基準クロックと外
部へ出力する出力クロックの位相を比較する位相比較部
と、基準クロックの周波数よりも高い周波数の基本クロ
ックを位相比較部における比較結果に応じて設定される
分周比で分周する可変分周部とを備え、出力クロックの
位相を基準クロックの位相に略一致させるディジタルＰ
ＬＬ回路であって、基準クロックと出力クロックの立ち
上がりの位相差を検出するとともに検出した位相差が所
定の許容範囲から外れた場合にアップ信号又はダウン信
号を出力する比較器と、比較器からのアップ信号又はダ
ウン信号が所定の条件で出力された場合に出力クロック
の位相がアンロック状態であることを示すアンロック信
号を出力するアンロック検出器とを位相比較部に具備
し、可変分周部は、通常出力クロックの周波数を基準ク
ロックの周波数に略一致させる第１の分周比に設定され
るとともにアップ信号が入力されている場合には第１の
分周比よりも小さい第２の分周比に設定され且つダウン
信号が入力されている場合には第１の分周比よりも大き
い第３の分周比に設定されて成ることを特徴とし、アン
ロック信号によって後段のシステムが出力クロックのロ
ック・アンロック状態を的確に判断することができ、出
力クロックを用いて動作する後段のシステムが確実に動
作し得るディジタルＰＬＬ回路が提供可能となる。
達成するために、外部から入力される基準クロックと外
部へ出力する出力クロックの位相を比較する位相比較部
と、基準クロックの周波数よりも高い周波数の基本クロ
ックを位相比較部における比較結果に応じて設定される
分周比で分周する可変分周部とを備え、出力クロックの
位相を基準クロックの位相に略一致させるディジタルＰ
ＬＬ回路であって、基準クロックと出力クロックの立ち
上がりの位相差を検出するとともに検出した位相差が所
定の許容範囲から外れた場合にアップ信号又はダウン信
号を出力する比較器と、比較器からのアップ信号又はダ
ウン信号が所定の条件で出力された場合に出力クロック
の位相がアンロック状態であることを示すアンロック信
号を出力するアンロック検出器とを位相比較部に具備
し、可変分周部は、通常出力クロックの周波数を基準ク
ロックの周波数に略一致させる第１の分周比に設定され
るとともにアップ信号が入力されている場合には第１の
分周比よりも小さい第２の分周比に設定され且つダウン
信号が入力されている場合には第１の分周比よりも大き
い第３の分周比に設定されて成ることを特徴とし、アン
ロック信号によって後段のシステムが出力クロックのロ
ック・アンロック状態を的確に判断することができ、出
力クロックを用いて動作する後段のシステムが確実に動
作し得るディジタルＰＬＬ回路が提供可能となる。
【０００８】
【発明の実施の形態】図１に本発明の一実施形態のブロ
ック図を示す。本実施形態のディジタルＰＬＬ回路は、
外部から入力される基準クロックと外部へ出力する出力
クロックの位相を比較する位相比較部１と、基準クロッ
クの周波数よりも高い周波数の基本クロックを位相比較
部１における比較結果に応じて設定される分周比で分周
する可変分周部２とを備える。
ック図を示す。本実施形態のディジタルＰＬＬ回路は、
外部から入力される基準クロックと外部へ出力する出力
クロックの位相を比較する位相比較部１と、基準クロッ
クの周波数よりも高い周波数の基本クロックを位相比較
部１における比較結果に応じて設定される分周比で分周
する可変分周部２とを備える。
【０００９】また、位相比較部１は基準クロックと出力
クロックの立ち上がりの位相差を検出するとともに検出
した位相差が所定の許容範囲から外れた場合にアップ信
号又はダウン信号を出力する比較器３と、比較器３から
のアップ信号又はダウン信号が所定の条件で出力された
場合に出力クロックの位相がアンロック状態であること
を示すアンロック信号を出力するアンロック検出器４と
を具備している。
クロックの立ち上がりの位相差を検出するとともに検出
した位相差が所定の許容範囲から外れた場合にアップ信
号又はダウン信号を出力する比較器３と、比較器３から
のアップ信号又はダウン信号が所定の条件で出力された
場合に出力クロックの位相がアンロック状態であること
を示すアンロック信号を出力するアンロック検出器４と
を具備している。
【００１０】比較器３は、出力クロックの立ち上がりの
位相が基準クロックの立ち上がりの位相よりも所定の許
容値Ｘ2 以上に遅れた場合に、出力クロックの立ち上が
りの位相を進めるために可変分周部２における分周比を
小さくする信号（アップ信号）を出力し、反対に出力ク
ロックの立ち上がりの位相が基準クロックの立ち上がり
の位相よりも所定の許容値Ｘ1 以上に進んだ場合に、出
力クロックの立ち上がりの位相を遅らせるために可変分
周部２における分周比を大きくする信号（ダウン信号）
を出力する。
位相が基準クロックの立ち上がりの位相よりも所定の許
容値Ｘ2 以上に遅れた場合に、出力クロックの立ち上が
りの位相を進めるために可変分周部２における分周比を
小さくする信号（アップ信号）を出力し、反対に出力ク
ロックの立ち上がりの位相が基準クロックの立ち上がり
の位相よりも所定の許容値Ｘ1 以上に進んだ場合に、出
力クロックの立ち上がりの位相を遅らせるために可変分
周部２における分周比を大きくする信号（ダウン信号）
を出力する。
【００１１】一方、可変分周部２は通常、位相比較部１
からアップ信号又はダウン信号の何れも出力されていな
い場合に出力クロックの周波数を基準クロックの周波数
に略一致させる第１の分周比（例えばＮ分周、Ｎは整
数）に設定されるとともに、アップ信号が入力されると
１周期だけ第１の分周比よりも小さい第２の分周比（例
えば、Ｎ−１分周）に設定され、且つダウン信号が入力
されると１周期だけ第１の分周比よりも大きい第３の分
周比（例えば、Ｎ＋１分周）に設定され、発振器５から
供給される基本クロックを設定された第１〜第３の分周
比で分周して出力クロックとして後段のシステムに出力
するものである。ここで、発振器５から出力される基本
クロックの周波数は基準クロックの周波数よりも高い周
波数としてある。
からアップ信号又はダウン信号の何れも出力されていな
い場合に出力クロックの周波数を基準クロックの周波数
に略一致させる第１の分周比（例えばＮ分周、Ｎは整
数）に設定されるとともに、アップ信号が入力されると
１周期だけ第１の分周比よりも小さい第２の分周比（例
えば、Ｎ−１分周）に設定され、且つダウン信号が入力
されると１周期だけ第１の分周比よりも大きい第３の分
周比（例えば、Ｎ＋１分周）に設定され、発振器５から
供給される基本クロックを設定された第１〜第３の分周
比で分周して出力クロックとして後段のシステムに出力
するものである。ここで、発振器５から出力される基本
クロックの周波数は基準クロックの周波数よりも高い周
波数としてある。
【００１２】次に図２のタイムチャートを参照して本実
施形態の動作を説明する。本実施形態では、外部から入
力される基準クロックの１周期につき１回の位相補正を
行っている。通常、出力クロックの立ち上がりの位相が
基準クロックの立ち上がりの位相から許容値Ｘ1 〜Ｘ2
の範囲内であれば、位相比較部１からはアップ信号及び
ダウン信号が出力されず、可変分周部２は第１の分周比
に設定されて発振器５から供給される基本クロックを第
１の分周比で分周（Ｎ分周）したものが出力クロックと
して出力される。
施形態の動作を説明する。本実施形態では、外部から入
力される基準クロックの１周期につき１回の位相補正を
行っている。通常、出力クロックの立ち上がりの位相が
基準クロックの立ち上がりの位相から許容値Ｘ1 〜Ｘ2
の範囲内であれば、位相比較部１からはアップ信号及び
ダウン信号が出力されず、可変分周部２は第１の分周比
に設定されて発振器５から供給される基本クロックを第
１の分周比で分周（Ｎ分周）したものが出力クロックと
して出力される。
【００１３】ところが時間の経過とともに基準クロック
の精度と発振器５の精度の差に起因して基準クロックと
出力クロックの立ち上がりの位相が徐々にずれ始める。
仮に出力クロックの立ち上がりの位相が基準クロックの
立ち上がりの位相よりも許容値Ｘ2 以上に遅れた場合に
は、出力クロックの立ち上がりの位相を進めるために可
変分周部２における分周比を小さくする信号（アップ信
号）が位相比較部１の比較器３から出力される。可変分
周部２ではアップ信号が入力されることで次の基準クロ
ックの１周期だけ分周比が第１の分周比から第１の分周
比よりも小さい第２の分周比（Ｎ−１）に変更設定され
る。その結果、出力クロックの立ち上がりの位相が進ん
で基準クロックの立ち上がりの位相との差が許容値Ｘ1
〜Ｘ2 の範囲内に収まり、可変分周部２の分周比が再び
第１の分周比に戻される。
の精度と発振器５の精度の差に起因して基準クロックと
出力クロックの立ち上がりの位相が徐々にずれ始める。
仮に出力クロックの立ち上がりの位相が基準クロックの
立ち上がりの位相よりも許容値Ｘ2 以上に遅れた場合に
は、出力クロックの立ち上がりの位相を進めるために可
変分周部２における分周比を小さくする信号（アップ信
号）が位相比較部１の比較器３から出力される。可変分
周部２ではアップ信号が入力されることで次の基準クロ
ックの１周期だけ分周比が第１の分周比から第１の分周
比よりも小さい第２の分周比（Ｎ−１）に変更設定され
る。その結果、出力クロックの立ち上がりの位相が進ん
で基準クロックの立ち上がりの位相との差が許容値Ｘ1
〜Ｘ2 の範囲内に収まり、可変分周部２の分周比が再び
第１の分周比に戻される。
【００１４】一方、出力クロックの立ち上がりの位相が
基準クロックの立ち上がりの位相よりも許容値Ｘ1 以上
に進んだ場合には、出力クロックの立ち上がりの位相を
遅らせるために可変分周部２における分周比を大きくす
る信号（ダウン信号）が位相比較部１の比較器３から出
力される。可変分周部２ではダウン信号が入力されるこ
とで次の基準クロックの１周期だけ分周比が第１の分周
比から第１の分周比よりも大きい第３の分周比（Ｎ＋
１）に変更設定される。その結果、出力クロックの立ち
上がりの位相が遅れて基準クロックの立ち上がりの位相
との差が許容値Ｘ 1 〜Ｘ2 の範囲内に収まり、可変分周
部２の分周比が再び第１の分周比に戻される。ここで、
通常は１周期だけの位相補正で許容値Ｘ1 〜Ｘ2 の範囲
内に収まるのであるが、仮に出力クロックの立ち上がり
の位相が２回続けて許容値Ｘ1 〜Ｘ 2 の範囲から外れた
場合には、アンロック検出器４が出力クロックが基準ク
ロックと同期が取れていない状態（アンロック状態）で
あると判定してアンロック信号（負論理の信号であり、
ロック状態のときにＨレベル、アンロック状態のときに
Ｌレベルとなる信号）を出力する。
基準クロックの立ち上がりの位相よりも許容値Ｘ1 以上
に進んだ場合には、出力クロックの立ち上がりの位相を
遅らせるために可変分周部２における分周比を大きくす
る信号（ダウン信号）が位相比較部１の比較器３から出
力される。可変分周部２ではダウン信号が入力されるこ
とで次の基準クロックの１周期だけ分周比が第１の分周
比から第１の分周比よりも大きい第３の分周比（Ｎ＋
１）に変更設定される。その結果、出力クロックの立ち
上がりの位相が遅れて基準クロックの立ち上がりの位相
との差が許容値Ｘ 1 〜Ｘ2 の範囲内に収まり、可変分周
部２の分周比が再び第１の分周比に戻される。ここで、
通常は１周期だけの位相補正で許容値Ｘ1 〜Ｘ2 の範囲
内に収まるのであるが、仮に出力クロックの立ち上がり
の位相が２回続けて許容値Ｘ1 〜Ｘ 2 の範囲から外れた
場合には、アンロック検出器４が出力クロックが基準ク
ロックと同期が取れていない状態（アンロック状態）で
あると判定してアンロック信号（負論理の信号であり、
ロック状態のときにＨレベル、アンロック状態のときに
Ｌレベルとなる信号）を出力する。
【００１５】ここでアンロック検出器４の動作を図３の
フローチャートを参照してさらに詳しく説明する。ディ
ジタルＰＬＬ回路の動作開始とともにアンロック信号は
Ｈレベルに、カウント値はゼロに各々初期設定される。
そして、比較器３での比較結果において基準クロックと
出力クロックの立ち上がりの位相差が許容値Ｘ1 〜Ｘ 2
の範囲内にあれば、アンロック信号がＨレベルに、カウ
ント値がゼロに各々設定され、上記位相差が許容値Ｘ1
〜Ｘ2 の範囲内にある間はこの処理が繰り返される。
フローチャートを参照してさらに詳しく説明する。ディ
ジタルＰＬＬ回路の動作開始とともにアンロック信号は
Ｈレベルに、カウント値はゼロに各々初期設定される。
そして、比較器３での比較結果において基準クロックと
出力クロックの立ち上がりの位相差が許容値Ｘ1 〜Ｘ 2
の範囲内にあれば、アンロック信号がＨレベルに、カウ
ント値がゼロに各々設定され、上記位相差が許容値Ｘ1
〜Ｘ2 の範囲内にある間はこの処理が繰り返される。
【００１６】一方、基準クロックと出力クロックの立ち
上がりの位相差が許容値Ｘ1 〜Ｘ2の範囲から外れた場
合にはアンロック信号がその直前の値に設定されるとと
もにカウント値がインクリメントされる。次にカウント
値が「２」であるか否か、すなわち２周期続けて基準ク
ロックと出力クロックの立ち上がりの位相差が許容値Ｘ
1 〜Ｘ2 の範囲を外れたか否かが判定され、１周期だけ
の場合（カウント値が「２」でない場合）にはアンロッ
ク信号及びカウント値をそのままで比較器３における位
相差の判定処理に戻る。しかし、位相差が２周期続けて
許容値Ｘ1 〜Ｘ 2 の範囲から外れた場合（カウント値が
「２」の場合）にはアンロック状態と判定してアンロッ
ク信号がＬレベルに設定されるとともにカウント値がゼ
ロに初期化されて比較器３における位相差の判定処理に
戻る。
上がりの位相差が許容値Ｘ1 〜Ｘ2の範囲から外れた場
合にはアンロック信号がその直前の値に設定されるとと
もにカウント値がインクリメントされる。次にカウント
値が「２」であるか否か、すなわち２周期続けて基準ク
ロックと出力クロックの立ち上がりの位相差が許容値Ｘ
1 〜Ｘ2 の範囲を外れたか否かが判定され、１周期だけ
の場合（カウント値が「２」でない場合）にはアンロッ
ク信号及びカウント値をそのままで比較器３における位
相差の判定処理に戻る。しかし、位相差が２周期続けて
許容値Ｘ1 〜Ｘ 2 の範囲から外れた場合（カウント値が
「２」の場合）にはアンロック状態と判定してアンロッ
ク信号がＬレベルに設定されるとともにカウント値がゼ
ロに初期化されて比較器３における位相差の判定処理に
戻る。
【００１７】ところで従来のディジタルＰＬＬ回路で
は、基準クロックと発振器５の精度差とから算出される
期間だけ強制的にシステムの立ち上がりが待機させられ
ていたため、図５に示すように実際には出力クロックの
位相が同期状態（ロック状態）にあるにもかかわらずシ
ステムを立ち上げることができない場合があった。而し
て本実施形態によれば、出力クロックの基準クロックと
の位相同期状態がアンロック信号によって後段のシステ
ムで認識されるので、図４に示すように位相の非同期状
態（アンロック状態）から同期状態（ロック状態）に変
わると（アンロック信号がＬレベルからＨレベルに変化
すると）直ちに後段のシステムを立ち上げることが可能
となる。また、動作途中に基準クロックが切り替わるな
どしたときに、上記従来例では図６に示すように非同期
状態（アンロック状態）の出力クロックがそのまま後段
のシステムに出力されてしまい、誤動作を引き起こす虞
があったが、本実施形態では、図２に示すようにそのよ
うな場合にアンロック信号が出力されるために後段のシ
ステムで出力クロックがアンロック状態であることが認
識でき、誤動作を防止することが可能となる。
は、基準クロックと発振器５の精度差とから算出される
期間だけ強制的にシステムの立ち上がりが待機させられ
ていたため、図５に示すように実際には出力クロックの
位相が同期状態（ロック状態）にあるにもかかわらずシ
ステムを立ち上げることができない場合があった。而し
て本実施形態によれば、出力クロックの基準クロックと
の位相同期状態がアンロック信号によって後段のシステ
ムで認識されるので、図４に示すように位相の非同期状
態（アンロック状態）から同期状態（ロック状態）に変
わると（アンロック信号がＬレベルからＨレベルに変化
すると）直ちに後段のシステムを立ち上げることが可能
となる。また、動作途中に基準クロックが切り替わるな
どしたときに、上記従来例では図６に示すように非同期
状態（アンロック状態）の出力クロックがそのまま後段
のシステムに出力されてしまい、誤動作を引き起こす虞
があったが、本実施形態では、図２に示すようにそのよ
うな場合にアンロック信号が出力されるために後段のシ
ステムで出力クロックがアンロック状態であることが認
識でき、誤動作を防止することが可能となる。
【００１８】なお、本実施形態では連続して２回（２周
期）の位相補正が行われた場合にアンロック検出器４に
てアンロック状態と判定してアンロック信号を出力する
ようにしているが、後段のシステムが許容するならば３
回以上の整数回だけ連続して位相補正が行われた場合に
アンロック信号を出力するようにしてもよい。
期）の位相補正が行われた場合にアンロック検出器４に
てアンロック状態と判定してアンロック信号を出力する
ようにしているが、後段のシステムが許容するならば３
回以上の整数回だけ連続して位相補正が行われた場合に
アンロック信号を出力するようにしてもよい。
【００１９】
【発明の効果】本発明は上述のように、外部から入力さ
れる基準クロックと外部へ出力する出力クロックの位相
を比較する位相比較部と、基準クロックの周波数よりも
高い周波数の基本クロックを位相比較部における比較結
果に応じて設定される分周比で分周する可変分周部とを
備え、出力クロックの位相を基準クロックの位相に略一
致させるディジタルＰＬＬ回路であって、基準クロック
と出力クロックの立ち上がりの位相差を検出するととも
に検出した位相差が所定の許容範囲から外れた場合にア
ップ信号又はダウン信号を出力する比較器と、比較器か
らのアップ信号又はダウン信号が所定の条件で出力され
た場合に出力クロックの位相がアンロック状態であるこ
とを示すアンロック信号を出力するアンロック検出器と
を位相比較部に具備し、可変分周部は、通常出力クロッ
クの周波数を基準クロックの周波数に略一致させる第１
の分周比に設定されるとともにアップ信号が入力されて
いる場合には第１の分周比よりも小さい第２の分周比に
設定され且つダウン信号が入力されている場合には第１
の分周比よりも大きい第３の分周比に設定されて成るの
で、アンロック信号によって後段のシステムが出力クロ
ックのロック・アンロック状態を的確に判断することが
でき、出力クロックを用いて動作する後段のシステムが
確実に動作し得るディジタルＰＬＬ回路が提供可能とな
るという効果がある。
れる基準クロックと外部へ出力する出力クロックの位相
を比較する位相比較部と、基準クロックの周波数よりも
高い周波数の基本クロックを位相比較部における比較結
果に応じて設定される分周比で分周する可変分周部とを
備え、出力クロックの位相を基準クロックの位相に略一
致させるディジタルＰＬＬ回路であって、基準クロック
と出力クロックの立ち上がりの位相差を検出するととも
に検出した位相差が所定の許容範囲から外れた場合にア
ップ信号又はダウン信号を出力する比較器と、比較器か
らのアップ信号又はダウン信号が所定の条件で出力され
た場合に出力クロックの位相がアンロック状態であるこ
とを示すアンロック信号を出力するアンロック検出器と
を位相比較部に具備し、可変分周部は、通常出力クロッ
クの周波数を基準クロックの周波数に略一致させる第１
の分周比に設定されるとともにアップ信号が入力されて
いる場合には第１の分周比よりも小さい第２の分周比に
設定され且つダウン信号が入力されている場合には第１
の分周比よりも大きい第３の分周比に設定されて成るの
で、アンロック信号によって後段のシステムが出力クロ
ックのロック・アンロック状態を的確に判断することが
でき、出力クロックを用いて動作する後段のシステムが
確実に動作し得るディジタルＰＬＬ回路が提供可能とな
るという効果がある。
【図１】実施形態を示すブロック図である。
【図２】同上の動作を説明するためのタイミングチャー
トである。
トである。
【図３】同上の動作を説明するためのフローチャートで
ある。
ある。
【図４】同上の動作を説明するための図である。
【図５】同上の動作を説明する図である。
【図６】同上の動作を説明するタイミングチャートであ
る。
る。
【図７】従来例を示すブロック図である。
【図８】同上の動作を説明するためのタイミングチャー
トである。
トである。
【図９】同上の動作を説明するためのタイミングチャー
トである。
トである。
【符号の説明】 １ 位相比較部 ２ 可変分周部 ３ 比較器 ４ アンロック検出器 ５ 発振器
Claims (1)
- 【請求項１】 外部から入力される基準クロックと外部
へ出力する出力クロックの位相を比較する位相比較部
と、基準クロックの周波数よりも高い周波数の基本クロ
ックを位相比較部における比較結果に応じて設定される
分周比で分周する可変分周部とを備え、出力クロックの
位相を基準クロックの位相に略一致させるディジタルＰ
ＬＬ回路であって、基準クロックと出力クロックの立ち
上がりの位相差を検出するとともに検出した位相差が所
定の許容範囲から外れた場合にアップ信号又はダウン信
号を出力する比較器と、比較器からのアップ信号又はダ
ウン信号が所定の条件で出力された場合に出力クロック
の位相がアンロック状態であることを示すアンロック信
号を出力するアンロック検出器とを位相比較部に具備
し、可変分周部は、通常出力クロックの周波数を基準ク
ロックの周波数に略一致させる第１の分周比に設定され
るとともにアップ信号が入力されている場合には第１の
分周比よりも小さい第２の分周比に設定され且つダウン
信号が入力されている場合には第１の分周比よりも大き
い第３の分周比に設定されて成ることを特徴とするディ
ジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267253A JPH11112336A (ja) | 1997-09-30 | 1997-09-30 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267253A JPH11112336A (ja) | 1997-09-30 | 1997-09-30 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11112336A true JPH11112336A (ja) | 1999-04-23 |
Family
ID=17442275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9267253A Withdrawn JPH11112336A (ja) | 1997-09-30 | 1997-09-30 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11112336A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145975B2 (en) | 2001-10-24 | 2006-12-05 | Macronix International Co., Ltd. | Digital phase-locked loop compiler |
| JP2007181006A (ja) * | 2005-12-28 | 2007-07-12 | Renesas Technology Corp | 通信機器および通信機器システム |
-
1997
- 1997-09-30 JP JP9267253A patent/JPH11112336A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145975B2 (en) | 2001-10-24 | 2006-12-05 | Macronix International Co., Ltd. | Digital phase-locked loop compiler |
| JP2007181006A (ja) * | 2005-12-28 | 2007-07-12 | Renesas Technology Corp | 通信機器および通信機器システム |
| JP4621137B2 (ja) * | 2005-12-28 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 通信機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |