KR100566297B1

KR100566297B1 - 클럭 분주 회로

Info

Publication number: KR100566297B1
Application number: KR1019990036986A
Authority: KR
Inventors: 이승목
Original assignee: 삼성전자주식회사
Priority date: 1999-09-01
Filing date: 1999-09-01
Publication date: 2006-03-30
Also published as: KR20010025921A

Abstract

디지탈 클럭을 분주하여 출력하는 분주회로에 관한 것으로, 특히 잡음이 실린 클럭이 입력시에 상기 잡음을 제거하여 분주하는 회로에 관한 것이다. 상기 클럭 분주 회로는 입력되는 클럭에 응답하여 상기 클럭의 에지의 전후에 활성화되는 분주 제어 펄스를 래치 출력하는 제1래치회로와, 상기 제1래치회로의 반전출력을 상기 클럭의 반전신호 입력에 응답하여 래치 출력하는 제2래치회로와, 상기 제2래치회로의 출력을 소정 지연하여 출력하는 지연기와, 상기 제1래치회로 및 제2래치회로로부터 각각 출력되는 래치 출력과 반전 출력 및 상기 지연기의 출력을 논리 조합하여 상기 클럭의 에지의 전후 마다 활성화되는 분주 제어 펄스를 상기 제1래치회로의 입력으로 제공하는 로직 필터를 포함한다. 상기와 같은 클럭 분주기는 클럭 펄스의 에지 전후에 활성화되는 분주 제어 펄스를 입력으로 하므로써 클럭의 듀레이션 구간에 삽입된 잡음으로부터 영향을 받지 않게된다.

클럭 소스, 잡음, 클럭 분주

Description

클럭 분주 회로{CLOCK DIVIDER CIRCUITS}

도 1은 종래의 기술에 의한 클럭 분주기의 구성을 도시한 도면.

도 2는 도 1에 도시된 클럭 분주기의 동작을 설명하기 위한 타이밍도.

도 3은 본 발명의 실시예에 따른 잡음 필터링 로직이 부가된 클럭 분주기의 구성을 도시한 도면.

도 4는 도 3에 도시된 클럭 분주기의 동작을 설명하기 위한 타이밍도.

본 발명은 디지탈 회로에 일반적으로 사용되고 있는 클럭 분주 회로에 관한 것으로, 특히 입력 클럭 소스원(clock source)에 잡음이 포함되었을 때 이를 효율적으로 제거하여 분주된 클럭을 출력하도록 구성된 클럭 분주 회로에 관한 것이다.

통상적으로, 디지탈 시스템은 외부로부터 공급되는 클럭 소스를 시스템내에서 필요로하는 주파수의 클럭으로 분주하여 사용하는 클럭 분주 회로를 가지고 있다.

디지탈 회로에서 가장 일반적으로 널리 사용하는 클럭 분주 회로는 도 1에 도시된 바와 같이, D형 플립플롭(12)의 반전출력단자(/Q)로부터 출력되는 신호를 입력단자(D)에 접속하고, 클럭단자(CK)로 외부로부터의 클럭(CLK)를 입력시켜 2분주된 클럭 T1를 얻는 것이다.

상기 도 1에 도시된 종래의 클럭 분주기(10)는 클럭단자(CK)로 입력되는 클럭(CLK)에 잡음 등이 실리는 경우, 정상적인 파형을 갖는 분주 클럭(T2)이 출력되지 못하는 경우가 발생한다. 예를 들어, 도 2에 도시된 바와 같이, 클럭(CLK)가 정상적으로 입력되는 경우, D형 플립플롭(12)의 출력단자(Q)로부터 출력되는 2분주 클럭(T1)은 정상적으로 출력된다.

그러나, 입력되는 클럭(CKL)에 도 2의 N1, N2와 같이 잡음이 실리게 되면, 정상적인 클럭의 상승 에지 사이에 비정상적인 상승 에지 포인트가 발생되고, 이것에 영상을 받아서 도 1의 클럭 분주기로부터 출력되는 분주신호(T1)는 도 2에 도시된 보아 같이 이상 파형(EW1, EW2)를 가지고 출력된다.

따라서, 상기 도 1과 같은 분주 회로의 출력을 그대로 이용하는 경우, 외부의 잡음에 영향을 거의 받지 않는 환경이 아니면 디지탈 시스템의 동작이 불안정하거나 심하면 디지탈 시스템이 다운되는 현상이 발생하였다.

따라서, 본 발명의 목적은 잡음 성분이 포함되어 있는 입력 클럭으로 인한 정상적인 분주 파형이 생성되지 않는 문제점을 제거한 클럭 분주 회로를 제공함에 있다.

본 발명의 다른 목적은 잡음 성분을 필터링할 수 있는 로직을 포함하여 입력되는 클럭 소스에 잡음이 포함되어 있더라도 소망하는 분주 클럭을 생성하여 출력할 수 있는 클럭 분주 회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 입력되는 클럭에 응답하여 상기 클럭의 에지의 전후에 활성화되는 분주 제어 펄스를 래치 출력하는 제1래치회로와, 상기 제1래치회로의 반전출력을 상기 클럭의 반전신호 입력에 응답하여 래치 출력하는 제2래치회로와, 상기 제2래치회로의 출력을 소정 지연하여 출력하는 지연기와, 상기 제1래치회로 및 제2래치회로로부터 각각 출력되는 래치 출력과 반전 출력 및 상기 지연기의 출력을 논리 조합하여 상기 클럭의 에지의 전후 마다 활성화되는 분주 제어 펄스를 상기 제1래치회로의 입력으로 제공하는 로직 필터로 구성함을 특징으로 한다.

이하에서는 본 발명의 바람직한 일 실시예에 따른 클럭 분주기의 구조 및 그에 따른 동작이 첨부된 도면과 함께 설명될 것이다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 디지탈 논리 소자의 특징 및 기능들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.

도 3은 본 발명의 실시예에 따른 클럭 분주기의 구성도이다. 도 3에서 참조부호 14, 16은 D형 플립플롭(DFF)으로 구성된 제1 및 제2래치회로이며, 18은 지연기인 인버터이고, 20, 22는 앤드게이트, 24는 오아 게이트이다. 여기서, 상기 2개의 DFF를 제외한 구성은 외부로부터 입력되는 클럭(CLK)의 상승 에지 및 하강에지의 전후에만 논리 "하이"로 활성화되는 분주 제어 펄스를 발생하는 로직 필터이다.

상기와 같이 구성된 클럭 분주기는 입력되는 클럭(CLK)을 기준으로 분주 클럭(T2)를 생성할 때, 잡음성분(N1, N2)에 대해서는 출력의 변화(transition)의 방지하는 특성을 가지며, 로직식으로 표현하면 하기 수학식 1과 같이 된다.

단, 상기 수학식1에서 T3의 주기는 /T2이며, T3D의 주기는 T3과 같다.

도 4는 도 3에 도시된 로직 필터를 갖는 클럭 분주기의 동작 파형도이다.

도 3에서, 제1래치회로(14)의 입력단자(D)로 초기 입력되는 분주 제어 펄스가 초기 논리 "하이"로 활성화된 상태로 입력된다는 가정하여 본 발명의 동작을 설명한다.

지금, 클럭(CLK)가 입력되면 제1래치회로(14)는 초기 "하이" 상태로 입력되는 오아 게이트(24)의 분주 제어 펄스를 래치하여 도 2와 같이 출력한다. 이때, 상기 제1래치회로(14)의 반전출력단자로부터 출력되는 펄스(/T2)를 입력으로 하는 제2래치회로(16)은 반전 클럭(/CLK)에 의해 이를 래치 출력하므로써 제1, 제2래치 회로(14, 16)들 각각의 출력단자로부터는 도 2의 T2, /T2, T3 및 T3와 같은 펄스들이 출력된다.

상기 제2래치회로(16)의 출력단자에 접속된 인버터(18)는 상기 펄스(T3)를 도 3에 도시된 바와 같이 소정 지연하여 지연된 펄스(T3D)를 발생한다. 본 발명에서는 하나의 인버터만을 이용하여 입력되는 신호를 지연하는 경우의 예를 설명하였으나, 이는 인버터 체인 등을 이용하여 지연시간을 얼마든지 가감할 수 있음에 유의하여야 한다.

이때, 상기 펄스(/T2), (T3) 및 지연펄스(T3D)를 입력하여 논리곱하는 앤드 게이트(20)는 도 4에 도시된 바와 같이 입력 클럭(CLK)의 상승 에지의 앞부분에서 인버터(18)에 의한 지연시간 만큼 논리 "하이"로 활성화된 제어 펄스를 발생한다. 그리고, 상기 펄스(T2), (/T3) 및 지연펄스(T3D)를 입력하여 논리곱하는 앤드 게이트(22)는 도 4에 도시된 바와 같이 입력 클럭(CLK)의 하강 에지의 뒷부분에서 인버터(18)에 의한 지연시간 만큼 논리 "하이"로 활성화된 제어 펄스를 발생한다.

따라서, 도 4와 같은 첫 번째 잡음 발생(N1)에서 도 3과 같이 구성된 클럭 분주기(10)는 상기 펄스(T3)와 이의 지연펄스(T3D)가 레벨 "하이"인지를 검색하게 되는 결과를 가져오며, 이러한 동작에 의해 분주클럭(T2)의 출력 변화이 발생되지 않는다. 다음 정상적으로 입력되는 클럭(CLK)의 상승에지에 의해 상기 조건을 다시 검색하게 되고, 이때는 조건이 맞게되므로 상기 분주클럭(T2)의 출력이 레벨 "로우"에서 "하이"로의 변환이 일어난다.

또한, 도 3에 의한 클럭 분주기(10)내의 로직필터는 두 번째 잡음(N2)에서 도, 분주펄스(T2)의 출력을 조건 판단하게 된다. 즉, 펄스(T3)가 "로우"이고, 지연펄스(T3D)가 "하이"이므로 상기 분주클럭(T2)의 출력신호는 변환이 일어나지 않고 "하이"의 레벨을 계속유지한다. 다음 클럭의 상승에지 시점에 상기 펄스(T3)가 "로우"이고, 지연펄스(T3D)가 "로우" 레벨이므로 상기 분주클럭(T2)가 "하이"에서 "로우"로 변환이 일어난다.

상기한 바와 같은 동작에 의해 본 발명에 따른 클럭 분주기(10)은 입력 클럭의 에지 전후에만 분주를 제어하기 펄스를 활성화시키고, 이를 입력 클럭(CLK)으로 클럭킹하여 분주하므로써 입력 클럭의 1차 분주 파형이 안정적으로 제공됨을 알 수 있다.

상술한 바와 같이 본 발명은 외부로부터 입력되는 클럭의 상승에지의 직전과 하강 에지의 직후에만 활성화되는 분주 제어 펄스를 발생하고, 상기 분주 제어 펄스에 동기하여 입력 클럭을 분주하므로써 입력 클럭의 듀레이션에 포함된 잡음의 영향을 받지 않고 2분주된 펄스를 정확하게 발생할 수 있어 디지탈 회로의 동작의 안정성을 꾀할 수 있다.

Claims

외부로부터 입력되는 클럭을 분주하여 출력하는 클럭 분주기에 있어서,

상기 클럭에 응답하여 상기 클럭의 에지의 전후에 활성화되는 분주 제어 펄스를 래치 출력하는 제1래치회로와,

상기 제1래치회로의 반전출력을 상기 클럭의 반전신호 입력에 응답하여 래치 출력하는 제2래치회로와,

상기 제2래치회로의 출력을 소정 지연하여 출력하는 지연기와,

상기 제1래치회로 및 제2래치회로로부터 각각 출력되는 래치 출력과 반전 출력 및 상기 지연기의 출력을 논리 조합하여 상기 클럭의 에지의 전후 마다 활성화되는 분주 제어 펄스를 상기 제1래치회로의 입력으로 제공하는 로직 필터를 포함하여 구성함을 특징으로 하는 클럭 분주기.
제1항에 있어서, 상기 제1 및 제2래치회로들 각각은 D형 플립플롭임을 특징으로 하는 클럭 분주기.
제1항에 있어서, 상기 지연기는 상기 제2래치회로의 출력을 반전하여 지연하는 인버터임을 특징으로 하는 클럭 분주기.
제1항에 있어서, 상기 지연기는 상기 제2래치회로의 출력을 반전하여 지연하는 인버터가 적어도 3개 이상 직렬 접속된 인터터 체인임을 특징으로 하는 클럭 분주기.
제1항 내지 제4항중 어느 하나의 항에 있어서, 상기 로직 필터는 상기 제1래치회로의 반전출력과 상기 제2래치회로의 정상출력 및 상기 지연기의 출력을 논리곱하여 입력 클럭의 상승에지 전에 활성화되는 제1클럭을 발생하는 제1게이트와, 상기 제1래치회로의 정상출력과 상기 제2래치회로의 반전출력 및 상기 지연기의 출력을 논리곱하여 입력 클럭의 하강에지 후에 활성화되는 제1클럭을 발생하는 제2게이트, 상기 제1 및 제2게이트의 출력을 논리합하여 상기 제1래치회로에 공급하는 제3게이트를 포함하여 구성함을 특징으로 하는 클럭 분주기.