KR200212806Y1 - 주파수 10 분주회로 - Google Patents

Abstract

본 고안은 주파수 10 분주회로에 관한 것으로 특히, 주파수 10 분주회로의 지연시간을 줄임으로써 동작 주파수의 범위를 확대하기 위한 주파수 10 분주회로에 관한 것이다.

본 고안의 특징은, 부출력과 제3플립플롭의 부출력의 부정논리곱을 입력으로 하고 입력 클럭신호에 동기되는 제1플립플롭과, 상기 제1플립플롭의 정출력을 입력으로 하고 상기 입력 클럭신호에 동기되는 제2플립플롭과, 상기 제1플립플롭의 정출력과 상기 제2플립플롭의 정출력의 부정논리곱을 입력으로 하고, 상기 입력 클럭신호에 동기되는 제2플립플롭을 구비하여, 상기 입력 클럭신호를 5분주하여 출력하는 5분주 회로와; 부출력을 입력으로 하고 상기 제3플립플롭의 부출력에 동기되는 제4플립플롭을 구비하여, 상기 5분주된 입력 클럭신호를 2분주하여 출력하는 2분주회로를 포함하여 이루어진 것을 특징으로 하는 주파수 10 분주회로를 제공하는 데 있다.

Description

주파수 10 분주회로{Frequency Divider by 10}

본 고안은 주파수 10 분주회로에 관한 것으로 특히, 주파수 10 분주회로의 지연시간을 줄임으로써 동작 주파수의 범위를 확대하도록 하는 주파수 10 분주회로에 관한 것이다.

일반적으로 주파수 분주회로는 하나의 시스템을 구성하는 다수개의 구성요소에서 서로 다른 주파수의 클럭신호 등을 요구할 때 하나의 입력 클럭신호를 분주하여 각각의 구성요소에서 요구하는 주파수의 클럭신호를 만들기 위한 수단이다.

도 1은 종래의 10분주회로를 도시한 도면으로서, 종래의 10분주회로는 5분주를 위한 회로(100)와 2분주를 위한 회로(120)로 구성된다. 5분주회로(100)는 3개의 D 플립플롭(10,12,14)과 2개의 앤드 게이트(AND Gate)(16,18)로 구성되며, 2분주회로(120)는 1개의 D 플립플롭(20)으로 구성된다.

먼저 상기 5분주회로(100)의 구성을 살펴보면, 부출력과 제3플립플롭(14)의 부출력의 논리곱을 입력으로 하고 입력 클럭신호에 동기되는 제1플립플롭 (10)과, 부출력을 입력으로 하고 제1플립플롭(10)의 부출력에 동기되는 제2플립플롭(12)과, 제1플립플롭 (10)의 정출력과 제2플립플롭(12)의 정출력의 논리곱을 입력으로 하고 상기 입력 클럭신호에 동기되는 제3플립플롭(14)을 구비하여 상기 입력 클럭신호를 5분주하여 출력한다.

그리고 상기 2분주회로(120)는 부출력을 입력으로 하고 제3플립플롭(14)의 정출력에 동기되는 제4플립플롭(20)을 구비하여 상기 5분주된 출력을 다시 2분주하여 출력함으써 전체적으로 보면 상기 입력 클럭신호를 10분주하여 출력하게 된다.

상기한 종래의 10분주회로의 동작관계를 설명한다.

제1플립플롭(10)은 앤드 게이트 1(16)에 의하여 자신의 이전출력이 로우(Low)이고 제3플립플롭(14)의 이전 출력이 로우(Low)인 경우에만 입력 클럭신호의 상승에지(Rising Edge)에 동기되어 하이로 출력을 변화시키며, 다른 경우에는 출력을 항상 로우로 변화시킨다.

제2플립플롭(12)은 제1플립플롭(10)의 정출력의 하강에지(Falling Edge)에 동기되어 자신의 이전 출력상태를 반전시킨다.

제3플립플롭(14)은 앤드 게이트 2(18) 에 의해 상기 제1플립플롭(10) 및 제2플립플롭(12)의 정출력이 동시에 하이인 경우에만 상기 입력 클럭신호의 상승에지에 동기되어 자신의 정출력을 하이로 하며, 그밖의 다른 경우에는 정출력을 항상 로우로 만든다.

도 2는 상기한 종래의 10분주회로의 타이밍 도(Timing Diagram)이다.

상기 제3플립플롭(14)의 정출력은 매 5개의 입력클럭 당 1개의 비율로 클럭이 발생되므로 결과적으로 입력 클럭신호를 5분주한 출력이 생성되며 이를 다시 제4플립플롭(20)을 이용하여 2분주하면 듀티(Duty)가 정확히 50%인 10분주된 파형을 얻을 수 있다.

이 경우, 상기 제1플립플롭(10)의 지연시간은 입력클럭의 변화로부터 제1플립플롭(10)의 출력이 생성될 때까지의 제1플립플롭(10) 자체의 지연시간이며, 상기 제2플립플롭(12)의 지연시간은 제2플립플롭(12)의 입력클록으로 사용된 제1플롭플롭(10)의 출력의 변화로부터 제2플립플롭(12)의 출력이 생성되기까지의 지연시간이다. 즉 제2플립플롭(12)의 지연시간은 제1플립플롭(10)의 지연시간에 제2플립플롭 (12) 자체의 지연시간이 더해진 지연시간이 된다. 그리고 상기 제4플립플롭(20)의 지연시간은 상기 제3플립플롭(14)의 지연시간에 제4플립플롭 (20) 자체의 지연시간이 더해진 지연시간이다.

상기한 바와같이, 제2플립플롭(12)의 지연시간은 제1플립플롭(10)의 지연시간과 제2플립플롭(12) 자체의 지연시간의 합과 같고 제4플립플롭(20)의 지연시간은 제3플립플롭(14)의 지연시간과 제4플립플롭(20) 자체의 지연시간의 합과 같다.

제4플립플롭(20)의 지연시간은 이미 5분주된 클럭을 사용한 결과이므로 문제가 되지 않는다.

그러나, 입력 클럭신호의 한 주기가 제1플립플롭(10)의 지연시간과 제2플립플롭(12) 자체의 지연시간의 합보다 작은 경우에는 제2플립플롭(12)의 지연시간 때문에 회로가 정상적으로 동작할 수 없게 되는 문제가 발생할 수 있다.

예컨대, 제1플립플롭(10)의 지연시간과 제2플립플롭(12) 자체의 지연시간이 각각 20nsec인 경우 제2플립플롭(12)의 전체지연시간은 40nsec이므로 동작가능한 최대 주파수는 25MHz가 된다.

전술한 바와같은 종래의 10분주 방법에는 제2플립플롭(12)의 지연시간이 지나치게 길기 때문에 동작 주파수의 범위가 협소한 문제점이 있었다.

본 고안은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 주파수 10분주회로를 구성하는 5분주회로의 모든 플립플롭에 동일한 입력클럭신호를 입력하여 상기 제2플립플롭의 지연시간을 절반으로 줄임으로써 동작 주파수의 범위를 확대하는 데 있다.

도 1은 종래의 주파수 10분주회로의 구성을 도시한 도면

도 2는 종래의 주파수 10분주회로의 출력에 대한 타이밍 도

도 3는 본 고안에 따른 주파수 10분주회로의 구성을 도시한 도면

도 4는 본 고안에 따른 주파수 10분주회로에 대한 타이밍 도

*도면의 주요부분에 대한 부호의 설명

300 : 5분주 회로 320 : 2분주 회로

30 : 제1플립플롭 32 : 제2플립플롭

34 : 제3플립플롭 36 : 낸드 게이트 1

38 : 낸드 게이트 2 40 : 제4플립플롭

상기와 같은 목적을 달성하기 위한 본 고안의 특징은, 부출력과 제3플립플롭의 부출력의 부정논리곱을 입력으로 하고 입력 클럭신호에 동기되는 제1플립플롭과, 상기 제1플립플롭의 정출력을 입력으로 하고 상기 입력 클럭신호에 동기되는 제2플립플롭과, 상기 제1플립플롭의 정출력과 상기 제2플립플롭의 정출력의 부정논리곱을 입력으로 하고, 상기 입력 클럭신호에 동기되는 제3플립플롭을 구비하여, 상기 입력 클럭신호를 5분주하여 출력하는 5분주 회로와; 부출력을 입력으로 하고 상기 제3플립플롭의 부출력에 동기되는 제4플립플롭을 구비하여, 상기 5분주된 입력 클럭신호를 2분주하여 출력하는 2분주회로를 포함하여 이루어진 것을 특징으로 하는 주파수 10 분주회로를 제공하는 데 있다.

이하, 본 고안에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.

도 3는 본 고안에 따른 10분주 회로의 구성을 도시한 도면이다.

본 고안에 따른 10분주회로는 종래의 경우와 마찬가지로 5분주회로(300)와 2분주회로(320)로써 구성된다. 5분주회로(300)는 두개의 JK 플립플롭(30,32)과 하나의 D 플립플롭(34)과 두개의 낸드 게이트(NAND Gate)(36,38)로 구성되며 세개의 플립플롭(30,32,34)은 모두 동일한 입력 클럭신호에 의하여 동기된다. 그리고 2분주회로(320)는 하나의 D 플립플롭(40)으로 구성된다.

먼저 상기 5분주회로(300)의 구성을 살펴보면, 부출력과 제3플립플롭(34)의 부출력의 부정논리곱을 입력으로하고 입력 클럭신호에 동기되는 제1플립플롭(30)과, 제1플립플롭(30)의 정출력을 입력으로 하고 상기 입력 클럭신호에 동기되는 제2플립플롭(32)과, 제1플립플롭(30)의 정출력과 제2플립플롭(32)의 정출력의 부정논리곱을 입력으로 하고 상기 입력 클럭신호에 동기되는 제3플립플롭(34)을 구비하여 상기 입력 클럭신호를 5분주하여 출력한다.

그리고 상기 2분주회로(320)는 부출력을 입력으로 하고 제3플립플롭(34)의 부출력에 동기되는 제4플립플롭(40)을 구비하여 상기 5분주된 출력을 다시 2분주하여 출력함으로써 전제적으로 보면 상기 입력 클럭신호를 10분주하여 출력하게 된다.

상기 본 고안에 따른 10분주회로의 동작관계를 설명한다.

제1플립플롭(30)은 낸드 게이트 1(36)에 의해 자신의 이전 정출력이 로우이고 제3플립플롭(34)의 이전 정출력이 로우인 경우에만 입력 클럭신호의 상승에지에서 출력을 변화시키지 않으며, 다른 경우에는 출력은 항상 이전 상태를 반전시킨다.

제2플립플롭(32)의 정출력은 상기 입력 클럭신호의 상승에지에서 제1플립플롭(30)의 정출력이 로우이면 변하지 않고, 제1플립플롭(30)의 정출력이 하이이면 자신의 이전 출력 상태를 반전시킨다.

상기 제3플립플롭(34)의 정출력은 낸드 게이트 2(38)에 의해 상기 제1플립플롭(30) 및 제2플립플롭(32)의 정출력이 동시에 하이인 경우에만 입력 클럭신호의 상승에지에서 자신의 정출력을 로우로하며, 다른 경우에는 출력을 항상 하이로 만든다.

도 4는 상기한 종래의 10분주회로의 타이밍 도이다.

상기 제1플립플롭(30)의 지연시간과 상기 제2플립플롭(32)의 지연시간은 모두 입력 클럭신호에 대한 플립플롭 자체의 지연시간이다. 즉 제2플립플롭(32)이 제1플립플롭(30)과 동일한 입력 클럭신호에 동기되기 때문에 제2플립플롭(32)의 지연시간에는 제1플립플롭(30)의 지연시간이 포함되지 않는다. 따라서 본 고안에 따른 10분주회로에서는 제2플립플롭(32)의 지연시간이 종래의 지연시간의 절반으로 줄어든다.

예컨대, 예컨대, 제1플립플롭(30)의 지연시간과 제2플립플롭(32) 자체의 지연시간이 각각 20nsec인 경우 제2플립플롭(32)의 전체지연시간은 20nsec이므로 동작가능한 최대 주파수는 50MHz가 되어 종래의 경우에 비하여 두배의 동작 주파수 향상 효과가 있다.

이상과 같이, 본 고안은 주파수 10분주회로를 구성하는 5분주회로의 모든 플립플롭에 동일한 입력클럭신호를 입력하여 상기 제2플립플롭의 지연시간을 절반으로 줄임으로써 동작 주파수의 범위를 확대할 수 있게 된다.

Claims (3)

1. 자체에 구비된 다수개의 플립플롭에 동일한 외부 입력클럭 신호를 입력시켜서, 분주동작하여 지연시간을 단축하는 5분주회로와;

   상기 5분주회로로부터 인가되는 클럭신호를 2분주하는 2분주회로를 구비하는것을 특징으로 하는 주파수 10 분주회로.
2. 제1항에 있어서,

   상기 5분주회로는, 신호 입력단에 신호를 입력받아 상기 외부 입력 클럭신호에 동기되어 신호를 출력하는 제1플립플롭과;

   상기 제1플립플롭의 정출력 신호를 입력단에 입력받아 상기 외부 입력 클럭신호에 동기되어 신호를 출력하는 제2플립플롭과;

   상기 제1플립플롭의 정출력 신호와 상기 제2플립플롭의 정출력 신호를 논리곱하여 반전시키는 제1낸드게이트와;

   상기 제2낸드게이트의 출력을 신호 입력단에 입력받아, 상기 외부 입력 클럭신호에 동기되어 출력하는 부출력 신호를 상기 2분주회로에게 5분주클럭으로서 공급하는 제3플립플롭을 구비하는 것을 특징으로 하는 주파수 10분주회로와;

   상기 제3플립플롭의 부출력 신호와 상기 제1플립플롭의 부출력 신호를 논리곱하여 반전시켜 상기 제1플립플롭의 신호 입력단에 인가하는 제2낸드게이트를 구비하는 것을 특징으로 하는 주파수 10분주회로.
3. 제2항에 있어서,

   상기 제1플립플롭과 상기 제2플립플롭은 JK 플립플롭으로 구성하며, 상기 제3플립플롭은 D 플립플롭으로 구성하는 것을 특징으로 하는 주파수 10분주회로.