KR20150090861A

KR20150090861A - 클럭 분할기

Info

Publication number: KR20150090861A
Application number: KR1020150014369A
Authority: KR
Inventors: 에라드 리프쉿츠
Original assignee: 마벨 월드 트레이드 리미티드
Priority date: 2014-01-29
Filing date: 2015-01-29
Publication date: 2015-08-06
Also published as: US20150214954A1; US9319048B2

Abstract

본 발명의 양상들은 논리 회로를 포함하는 회로를 제공한다. 논리 회로는 제 1 클럭 신호로부터의 입력들이 없이 동작하도록 구성된다. 또한, 상기 논리 회로는 상기 제 1 클럭 신호에 의해서 구동되는 제 1 회로에 의해서 제공되는 제 1 패턴과 상기 제 1 클럭 신호에 의해서 구동되는 제 2 회로에 의해서 제공되는 제 2 패턴의 논리 조합에 기초하여, 상기 제 1 클럭 신호를 주파수 분할하여 제 2 클럭 신호를 생성하도록 구성된다.

Description

클럭 분할기{CLOCK DIVIDER}

본 출원은 2014년 1월 29일자로 출원된 "Middle Point Clock Divider" 라는 명칭의 미국 가특허출원(출원번호 61/933,127), 및 2014년 6월 16일자로 출원된 "Middle Point Clock Divider" 라는 명칭의 미국 가특허출원(출원번호 62/012,919)의 우선권을 주장하며, 상기 미국 가특허출원들은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.

본 명세서에 제공된 배경 기술 부분은 통상적으로 본 발명의 내용을 개괄적으로 제공하기 위한 것이다. 이 배경 기술 부분에 서술된 정도의 내용이 본 발명의 발명자들의 발명에 속하는 것이라면 이 기술 내용은 물론, 출원 당시 선행 기술이라고 단서를 달지 않은 발명의 양상들은 명시적으로든 암묵적으로든 본 출원 발명에 대한 선행 기술로서 인정하는 것이 아니다.

일반적으로, 동기화된 회로들은 하나 이상의 클럭 신호들에 응답하여 동작한다. 일례로서, 집적회로(IC) 칩은 제 1 주파수에서 기능하는 중앙처리유닛(CPU)과 제 2 주파수에서 기능하는 인터페이스 데이터 버스 회로를 포함하는바, 상기 제 2 주파수는 제 1 주파수의 분수(fraction)이다. IC 칩은 제 1 클럭 신호를 주파수-분할하여 제 2 클럭 신호를 생성하는 주파수 분할기를 포함한다. CPU와 인터페이스 데이터 버스의 동작들을 동기화시키도록, 상기 제 1 클럭 신호는 CPU에 제공되며 그리고 제 2 클럭 신호는 인터페이스 데이터 버스에 제공된다.

본 발명의 양상들은 논리 회로를 포함하는 회로를 제공한다. 상기 논리 회로는 제 1 클럭 신호로부터의 입력들이 없이 동작하도록 구성된다. 또한, 상기 논리 회로는, 제 1 클럭 신호에 의해서 구동되는 제 1 회로에 의해서 제공되는 제 1 패턴과 상기 제 1 클럭 신호에 의해서 구동되는 제 2 회로에 의해서 제공되는 제 2 패턴의 논리 조합에 기초하여, 상기 제 1 클럭 신호를 주파수 분할하여 제 2 클럭 신호를 생성하도록 구성된다.

일실시예에서, 제 1 회로는 제 1 클럭 신호에 의해서 구동되는 제 1 샘플링 플립-플롭을 포함하고, 그리고 제 2 회로는 반전된 제 1 클럭 신호에 의해서 구동되는 제 2 샘플링 플립-플롭을 포함한다. 일례로서, 제 1 샘플링 플립-플롭과 제 2 샘플링 플립-플롭은 입력 클럭들에 응답하여 실질적으로 동일한 지연을 갖는다. 또한, 일례로서, 상기 회로는 반전된 제 1 클럭 신호를 생성하도록 상기 제 1 클럭 신호를 반전시키는 제 1 인버터를 포함하며, 그리고 상기 제 1 회로는 상기 제 1 인버터의 지연을 보상하는 제 2 인버터를 포함한다.

본 발명의 일 양상에 따르면, 상기 제 1 샘플링 플립-플롭은 상기 제 1 클럭 신호의 상승 엣지들에 응답하여 상기 제 1 패턴을 구동하며, 그리고 상기 제 2 샘플링 플립-플롭은 상기 클럭 신호의 하강 엣지들에 응답하여 상기 제 2 패턴을 구동한다.

일실시예에서, 상기 논리 회로는 상기 제 1 패턴 및 제 2 패턴에 응답하여, 실질적으로 동일한 지연을 상기 제 2 클럭 신호에 제공하기 위한 논리 게이트를 포함한다. 일례로서, 상기 논리 게이트는 NAND 게이트, NOR 게이트, XOR 게이트, XNOR 게이트 중 적어도 하나를 포함한다.

본 발명의 양상들은 클럭 생성 방법을 제공한다. 상기 방법은, 제 1 클럭 신호에 의해서 구동되는 제 1 회로에 의해서 제공되는 제 1 패턴을 수신하는 단계, 상기 제 1 클럭 신호에 의해서 구동되는 제 2 회로에 의해서 제공되는 제 2 패턴을 수신하는 단계, 및 상기 제 1 클럭 신호로부터 입력을 수신함이 없이 동작하도록 된 논리 회로를 이용하여, 제 2 클럭 신호를 생성하기 위하여 상기 제 1 클럭 신호를 주파수-분할하도록 상기 제 1 패턴 및 제 2 패턴을 논리-조합하는 단계를 포함한다.

본 발명의 양상들은 집적회로(IC) 칩을 제공한다. 상기 집적회로(IC) 칩은 클럭 생성기와 클럭 분할기를 포함한다. 클럭 생성기는 제 1 클럭 신호를 생성한다. 클럭 분할기는, 상기 제 1 클럭 신호에 응답하여 제 1 패턴을 구동하는 제 1 회로, 상기 제 1 클럭 신호에 응답하여 제 2 패턴을 구동하는 제 2 회로, 및 상기 제 1 클럭 신호로부터 입력들이 없이 동작하며, 그리고 상기 제 1 패턴 및 제 2 패턴의 논리 조합에 기초하여 제 2 클럭 신호를 생성하도록 상기 제 1 클럭 신호를 주파수-분할하는 논리 회로를 포함한다.

예로서 제안되는 본 개시내용의 다양한 실시예들이 다음의 도면들을 참조하여 상세히 설명될 것이며, 도면에서 동일한 참조번호는 동일한 요소를 나타낸다.
도 1은 본 개시내용의 실시예에 따른 회로(100)의 블록도를 보여준다.
도 2는 본 개시내용의 실시예에 따른 파형들의 플롯(plot)(200)을 보여준다.
도 3은 본 개시내용의 실시예에 따른 파형들의 플롯(300)을 보여준다.
도 4는 본 개시내용의 실시예에 따른 파형들의 플롯(400)을 보여준다.

도 1은 본 개시내용의 실시예에 따른 집적 회로(Integrated Circuit, IC) 칩(100)의 블록도를 보여준다. IC 칩(100)은 제 1 클럭 신호(clock signal)(115)를 주파수-분할(frequency-divide)하여 제 2 클럭 신호(148)를 발생 및 출력시키도록 구성된 클럭 분할기(clock divider)(104)를 포함한다. 일 실시예에서, 클럭 분할기(104)는 임의의 정수 및 절반(미들 포인트(middle point))과 같은 그러한 비-정수 분할기(non-integer divider)를 사용할 수 있도록 구성된 미들 포인트 클럭 분할기(middle point clock divider)이다. 일 실시예에서, 제 2 클럭 신호(148)는 하이 레벨(high level)과 로우 레벨(low level) 모두에서 대략 동일한 지속시간(durations)을 갖는(즉, 대략 50% 듀티 싸이클(duty cycle)을 갖는) 발란스드 클럭(balanced clock)이다. 추가적으로, 일 예에서, 제 2 클럭 신호(148)는 상승 에지 천이들(rising edge transitions) 및 하강 에지 천이들(falling edge transitions)에 대해 실질적으로 동일한 기울기(slope)를 갖는다.

IC 칩(100)은 하나 이상의 클럭 신호들에 근거하여 동작하는 임의의 적절한 IC 칩일 수 있다. 일 예에서, IC 칩(100)은 상이한 주파수의 클럭들을 요구하는 회로 블록들(예를 들어, 메모리(101), 중앙 처리 장치(Central Processing Unit, CPU)(102) 등과 같은 것)을 포함한다. IC 칩(100)은, 동일한 제 1 클럭 신호(115)를 상이한 개수들로 주파수-분할하여 상이한 주파수의 요구된 클럭들(예컨대, 클럭 신호들(CK_OUT 및 CK_OUT_2)과 같은 것)을 발생시키기 위해 클럭 분할기들(예컨대, 클럭 분할기들(104 및 105) 등과 같은 것)을 포함한다. 상이한 주파수의 클럭들은 대응하는 회로 블록들에 각각 제공된다(예를 들어, 클럭 신호(CK_OUT)는 메모리(101)에 제공되고 클럭 신호(CK_OUT_2)는 CPU(102)에 제공되는 그러한 것). 일 예에서, 그 발생된 클럭들 중 하나 이상의 클럭은 IC 칩(100) 외부에 있는 회로들에 제공됨에 유의해야 한다.

도 1의 예에서, 제 1 클럭 신호(115)는 클럭 생성기(110)에 의해 칩 상에서 생성된다. 제 1 클럭 신호(115)를 생성하기 위해 위상-동기 루프(Phase-Locked Loop, PLL), 디지털 PLL, 링 오실레이터(ring oscillator), 등과 같은 임의의 적절한 기법을 사용할 수 있음에 유의해야 한다. 도 1의 예에서, 클럭 생성기(110)는 제 1 클럭 신호(115)를 생성하기 위해 위상-동기 루프(PLL)(111)를 사용한다. 또 하나의 다른 예에서, 제 1 클럭 신호(115)는 IC 칩(100) 외부에 있는 클럭 생성기(미도시)에 의해 생성되고 이후 IC 칩(100)에 입력됨에 유의해야 한다.

본 발명의 양상에 따라, 클럭 분할기(clock divider)(104)는, 제2 클럭 신호(148)를 발생시키도록 상기 주파수-약수(frequency-divisor)와 관련된 2개의 패턴들을 논리적으로 결합하기 위해 로직 회로(146)를 사용하도록 구성된다. 로직 회로(146)는 제1 클럭 신호(115)에 기초하여 동작하지 않으며, 제1 클럭 신호(115)에 의해 구동되지도 않는다. 예를 들어, 로직 회로(146)는 2개의 입력들로서 패턴들 P1 및 P2를 수신하는 2개의 입력 로직 회로이고, 제2 클럭 신호(148)를 발생시키기 위해 2개의 입력들을 논리적으로 결합한다. 로직 회로(146)는 입력으로서 제1 클럭 신호(115)를 수신하지 않는다. 또한, 클럭 분할기(104)는 미들 포인트 분할기이며, 여기서 상기 주파수-약수(divisor)는 2, 3, 10, 11 등과 같은 정수가 될 수 있거나, 2와 1/2, 4와 1/2, 5와 1/2 등과 같은 반정수(half-integer)가 될 수 있다. 일 예에서, 클럭 분할기(104)는, 클럭 분할기(104)가 감소된 주파수를 갖는 제1 클럭 신호(115)에 기초하여 제2 클럭 신호(148)를 발생시키도록 반정수를 사용하게 구성된다.

예를 들어, 제1 구현에서, 400MHz의 제2 클럭 신호(148)를 발생시키기 위해, 클럭 분할기(104)는 2000MHz의 제1 클럭 신호(115)를 5 만큼 주파수-분할하도록 구성되고; 제2 구현에서, 클럭 분할기(104)는 1000MHz의 제1 클럭 신호(115)를 2와 1/2만큼 주파수-분할하도록 구성된다. 본 발명의 양상에 따라서, 클럭 생성기(110)는 감소된 주파수를 갖는 상기 제1 클럭 신호(115)를 발생시키기 위해 더 적은 전력을 소모한다. 일 예에서, PLL(111)은 제1 클럭 신호(115)를 발생시키기 위해 전압 제어 발진기(VCO)(114)를 사용한다. VCO(114)는, 감소된 주파수를 갖는 제1 클럭 신호(115)를 발생시키는 제2 구현에서 훨씬 더 적은 전력을 소모한다.

도 1의 예에서, 특히, 클럭 분할기(104)는 패턴 생성기(120) 및 패턴 병합기(140)를 포함한다. 패턴 생성기(120)는 상기 주파수 약수와 관련된 2개의 패턴들을 발생시키기 위해 임의의 적합한 기술을 사용할 수 있다. 일 예에서, 2개의 패턴들 중 하나는, 제2 클럭 신호(148)의 상승 에지 위치들을 정의하도록 발생되고, 이는 양의 패턴으로 언급되며; 다른 패턴은 제2 클럭 신호(148)의 하강 에지 위치들을 정의하도록 발생되고, 이는 음의 패턴으로 언급된다. 이는 그 전체가 본 발명에 대한 참조로써 본 명세서에 포함되는, 2010년 1월 26일에 발행된 미국 특허 7,652,516에 개시된다.

도 1의 예에서, 패턴 생성기(120)는, 제1 루프(121)를 형성하도록 직렬로 접속된 제1 복수의 플립 플롭들 및 제2 루프(125)를 형성하도록 직렬로 접속된 제2 복수의 플립 플롭들을 포함한다. 일 예에서, 상기 제1 복수의 플립-플롭들은 양의 패턴으로 미리 결정된 2진 비트들로 초기화 되고, 제2 복수의 플립-플롭들은 음의 패턴으로 미리 결정된 2진 비트들로 초기화 된다. 제1 복수의 플립-플롭들이 클럭될 때, 예를 들어, 제1 클럭 신호(115)에 기초하여, 제1 루프(121)의 플립-플롭들은 2진 비트들을 시프트하고 양의 패턴(P)(132)을 발생시킨다. 제2 복수의 플립-플롭들이 클럭될 때, 예를 들어, 제1 클럭 신호(115)의 반전(inverse)에 기초하여, 제2 루프(125) 내의 플립-플롭들은 2진 비트들을 시프트시키고, 음의 패턴(N)(138)을 발생시킨다.

플립-플롭들 및 초기 2진 비트들의 수는 주파수-약수와 관련된 것을 알 수 있다. 일 예에서, 4와 1/2에 관련된 양의 패턴 및 음의 패턴을 발생시키기 위해, 제1 루프(121)는 2진 비트들 "110000000"로 초기화되는 9개의 플립-플롭들을 포함하고, 제2 루프(125)는 일 예에서 2진 비트들 "111110011"로 초기화되는 9개의 플립-플롭들을 포함한다.

또한, 도 1의 예에서, 패턴 병합기(140)는 제1 플립-플롭(141), 제2 플립-플롭(142), 버퍼(143), 제1 인버터(144), 제2 인버터(145) 및 로직 회로(146)를 포함한다. 이러한 요소들은 도 1에 도시된 것과 함께 결합된다. 도 1의 예에서, 제1 클럭 신호(115)는, 예를 들어, 하나 이상의 버퍼들에 의해 적합하게 버퍼링되고, 입력 클럭 신호(CLOCK_IN)(135)로서 패턴 병합기(146)에 제공된다. 패턴 병합기(140) 내의 버퍼(143)은 입력 클럭 신호(135)를 수시하고, 제1 플립-플롭(141)에 클럭 신호 CK를 제공한다.

구체적으로, 도 1에 도시된 실시예에서, 제1 플립-플롭(141)은 양의 패턴(132)을 수신하고, 샘플링하고, 클럭 신호(CK)의 상승 에지들에 응답하여 양의 패턴(132)을 버퍼링하며, 그리고 버퍼링된 양의 패턴(P')를 출력한다. 제2 인버터(145)는, 이후, 제1 패턴(P1)을 발생시키도록 버퍼링된 양의 패턴(P')를 반전시키고, 상기 제1 패턴(P1)을 로직 회로(146)에 제공한다. 제2 인버터(146)는, 예를 들어, 상기 입력 클럭 신호(CLOCK_IN)(135)에 관련하여 제1 패턴(P1) 및 제2 패턴(P2)을 정렬시키기에 적합하게 구성된다.

제1 인버터(144)은, 반전된 클럭 신호(CK_N)를 발생시키기 위해 상기 클럭 신호(CK)를 반전시키고, 상기 반전된 클럭 신호(CK_N)를 제2 플립-플롭(142)에 제공한다. 제2 플립-플롭(142)은 음의 패턴(138)을 수신하고, 샘플링하고, 반전된 클럭 신호(CK_N)의 상승 에지들에 응답하여 음의 패턴을 버퍼링하며, 도 1의 예에서 도시된 것처럼, 반전되지 않은 제2 패턴(P2)으로 버퍼링된 음의 패턴을 출력하며, 그리고 제2 패턴(P2)을 로직 회로(146)에 제공한다. 일실시예에서, 반전된 클럭 신호(CK_N)의 상승 에지들은 상기 실시예에서 클럭 신호(CK)의 하강 에지들에 대응함을 유의해야 한다.

로직 회로(146)는 제1 패턴 P1 및 제2 패턴 P2를 수신하고, 제2 클럭 신호(CK_OUT)(148)를 생성하기 위해 상기 제1 패턴 P1 및 제2 패턴 P2를 로직적으로 결합한다. 로직 회로(146)는, 로직 게이트가 입력들에 대해 실질적으로 동일한 지연을 가지는 대칭적인 로직 게이트인 경우라면, 서로 다른 다양한 실시예들에서 NAND 게이트, NOR 게이트, XOR 게이트, XNOR 게이트 및 기타 등등과 같은 어떤 적절한 로직 게이트든 포함할 수 있다.

본 발명의 일 양상에 따르면, 패턴 병합기(pattern merger)(140)는, 클럭 신호 CK로부터 시작되고, 상기 클럭 신호 CK에 응답하여 동작하는 제1 플립-플롭(141), 제2 인버터(145) 및 로직 회로(146)를 순차적으로 포함하는 제1 지연 경로를 가지며, 그리고 상기 클럭 신호 CK에서 시작되고, 제1 인버터(144), 반전된 클럭 신호 CK_N에 응답하여 동작하는 제2 플립-플롭(142) 및 로직 회로(146)를 순차적으로 포함하는 제2 지연 경로를 가진다. 상기 패턴 병합기(140) 내의 회로 컴포넌트들은 제1 지연 경로가 제2 지연 경로와 거의(about) 동일한 지연을 가지도록 적절하게 구성된다.

구체적으로, 일 실시예에서, 로직 회로(146)는 대칭 NAND 게이트, 대칭 NOR 게이트, 대칭 XOR 게이트, 대칭 XNOR 게이트 및 기타 등등과 같은 대칭 로직 게이트를 포함하며, 상기 대칭 로직 게이트는 입력들에 대해 실질적으로 동일한 지연을 가진다. 일 실시예에서, 대칭 로직 게이트는 특별히 설계된 로직 게이트이다. 주목할 점으로서, 일례로, 로직 회로(146)는 적절한 로직을 구현하기 위해 하나 이상의 인버터들(미도시)을 포함한다.

또한, 실시예에서, 제1 플립-플롭(141) 및 제2 플립-플롭(142)은 클럭 신호들에 응답하여 거의 동일한 지연을 가지도록 구성된다. 일례로, 제1 플립-플롭(141) 및 제2 플립-플롭(142)은 서로 옆에 배치되고, 제1 플립-플롭(141)을 형성하는 층들의 기하학적 패턴들 및 제2 플립-플롭(142)을 형성하는 층들의 기하학적 패턴들은 동일한 모양을 가진다. 따라서, 일례로, 제1 플립-플롭(141) 및 제2 플립-플롭(142)은 프로세스, 전압 및 온도 변경들 하에서, 클럭 신호들에 응답하여 거의 실질적으로 동일한 지연을 가진다.

추가적으로, 실시예에서, 제1 인버터(144) 및 제2 인버터(145)는 거의 동일한 지연을 가지도록 구성된다. 또한, 일례로, 유선 연결들이 적절하게 배치되고, 제1 지연 경로 상의 전체 유선 길이가 제2 지연 경로 상의 전체 유선 길이와 거의 동일하도록 라우팅된다.

본 발명의 일 양상에 따르면, 제1 플립-플롭(141) 및 제2 플립-플롭(142)은 클럭 신호 CK 및 반전된 클럭 신호 CK_N에 기초하여 양의 패턴(positive pattern) 및 음의 패턴(negative pattern)을 각각 샘플링하며, 제2 인버터(145)는, 반전된 클럭 신호 CK_N을 생성하기 위해 클럭 신호를 반전시키는 제1 인버터(144)로 인한 지연을 보상하고, 따라서 제1 패턴 P1 및 제2 패턴 P2의 동기성(synchrony)이 유지되며, 로직 회로(146)는 제2 클럭 신호 CK_OUT을 생성하기 위한 입력으로서 어떠한 클럭 신호도 수신할 필요가 없다.

클럭 분할기(105)는 상기에 기술된 클럭 분할기(104)와 유사하게 동작한다. 클럭 분할기(105)는 패턴 생성기(160) 및 패턴 병합기(170)를 포함한다. 패턴 생성기(160)는 패턴 생성기(120)와 유사하게 구성되고, 패턴 병합기(170)는 패턴 병합기(140)와 유사하게 구성된다. 이 컴포넌트들의 설명은 상기에 제공되었으며, 명료성을 위해 여기서는 생략될 것이다. 주목할 점으로서, 패턴 생성기(160)는 패턴 생성기(120)에 의해 생성되는 패턴들과 다른 패턴들 또는 동일한 패턴들을 생성할 수 있고, 패턴 병합기(170)는 패턴들을 결합하기 위해 동일한 로직 회로 또는 다른 로직 회로를 사용할 수 있다.

도 2는 본 발명의 실시예에 따른 도 1의 예에서의 신호들의 파형들의 플롯(200)을 도시한다. 상기 플롯은 클럭 신호 CK에 대한 제1 파형(210), 제1 패턴 P1에 대한 제2 파형(220), 제2 패턴 P2에 대한 제3 파형(230), 및 제2 클럭 신호 CK_OUT에 대한 제4 파형(240)을 포함한다.

도 2의 예에서, 주파수 약수(freqency divisor)는 5이고, 제1 패턴 P1 및 제2 패턴 P2는 상기 주파수 약수와 관련된다. 로직 회로(146)는, 제2 패턴 P2와 제1 패턴 P1을 결합하여 제2 클럭 신호 CK_OUT을 생성하기 위해 NAND 연산(operation)을 이용하는 NAND 게이트를 포함한다. 제2 클럭 신호 CK_OUT의 주파수는 클럭 신호 CK'의 주파수의 1/5이다. 제2 클럭 신호 CK_OUT는 50% 듀티 사이클을 가진다. 로직 회로(146)는 제2 클럭 신호 CK_OUT를 생성하기 위한 입력으로서 클럭 신호 CK를 수신할 필요가 없다.

도 3은 본 발명의 일 실시예에 따른 도 1의 예시에 따른 신호들의 파형들의 플롯(300)을 도시한다. 상기 플롯은 클럭 신호 CK에 대한 제1 파형(310), 제1 패턴 P1에 대한 제2 파형(320), 제2 패턴 P2에 대한 제3 파형(330), 제2 클럭 신호 CK_OUT에 대한 제4 파형(340)을 포함한다.

도 3의 예시에서, 주파수 약수는 5와 1/2(반-정수)이고, 제1 패턴 P1 및 제2 패턴 P2들은 상기 주파수 약수와 관련된다. 논리 회로(146)는 제1 패턴 P1을 제2 패턴 P2와 조합하고 제2 클럭 신호 CK_OUT을 발생시키기 위한 NAND 연산을 사용하는 NAND 게이트를 포함한다. 제2 클럭 신호 CK_OUT은 45%의 듀티 사이클을 갖는다. 제2 클럭 신호 CK_OUT의 주파수는 클럭 신호 CK의 주파수의 1/5.5 배이다. 논리 회로(146)는 제2 클럭 신호 CK_OUT을 발생시키기 위해서 입력으로서 클럭 신호 CK를 수신할 필요가 없다. 상기 반-정수가 5와 1/2 보다 클 때, 클럭 분할기(104)는 50%에 가까운 듀티 사이클을 갖는 제2 클럭 신호 CK_OUT을 발생시킬 수 있다는 것이 알려져 있다.

도 4는 본 발명의 일 실시예에 따른 도 1의 예시의 신호들의 파형들의 플롯(400)을 도시한다. 상기 플롯은 패턴 병합기(140)에 대한 도 1의 입력의 클럭 신호(135)(CLOCK_IN)에 대한 제1 파형(410), 클럭 신호 CK에 대한 제2 파형(420), 반전된 클럭 신호 CK_N에 대한 제3 파형(430), 패턴 병합기(140)에 대한 양의 패턴 P의 입력에 대한 제4 파형(440), 패턴 병합기(140)에 대한 음의 패턴 N의 입력에 대한 제5 파형(450), 버퍼링된 양의 패턴 P'에 대한 제6 파형(460), 제1 패턴 P1에 대한 제7 파형(470), 제2 패턴 P2에 대한 제8 파형(480), 제2 클럭 신호 CK_OUT에 대한 제9 파형(490)을 포함한다. 도 4의 예시에서, 논리 회로(146)는 제1 패턴을 제2 패턴과 조합하고 제2 클럭 신호 CK_OUT을 발생시키기 위한 XNOR 연산을 사용하는 XNOR 게이트를 포함한다. 논리 회로(146)는 제2 클럭 신호 CK_OUT을 발생시키기 위한 입력으로서 입력 클럭 신호(135), 클럭 신호 CK, 반전된 클럭 신호 CK_N 등과 같은 클럭 신호를 수신할 필요가 없다.

도 1의 예시에서, 패턴 병합기(140)는 클럭 신호 CK로부터 제2 클럭 신호 CK_OUT에 천이들을 전파하기 위한 제1 지연 경로 및 제2 지연 경로를 포함한다. 예를 들어, 상기 제1 지연 경로 상에서, 클럭 신호 CK의 상승 엣지(421)에 응답하여, 제1 플립-플롭(141)은 양의 패턴 P를 샘플링하고, 버퍼링된 클럭 신호 P'를 출력하는바, 버퍼링된 클럭 신호 P'는 상승 엣지(421)에 대해서 제 1 지연을 구비한 천이(461)를 갖는다. 상기 천이(461)에 응답하여, 제2 인버터(145)는 제1 패턴 P1을 출력하는바, 제1 패턴 P1은 상기 천이(461)에 대해서 제2 지연을 구비한 천이(471)를 갖는다. 상기 천이(471)는 그 후에 제2 클럭 신호 CK_OUT에서 천이(491)를 초래한다. 상기 천이(491)는 상기 천이(471)에 대해서 제3 지연을 갖는다.

상기 예시에서, 제2 지연 경로 상에서, 클럭 신호 CK의 하강 엣지(423)에 응답하여, 제1 인버터(144)는 반전된 클럭 신호 CK_N을 출력하는바, 반전된 클럭 신호 CK_N는 하강 엣지(423)에 대해서 제4 지연을 구비한 상승 엣지(431)를 갖는다. 반전된 클럭 신호 CK_N의 상승 엣지(431)에 응답하여, 제2 플립-플롭(142)는 음의 패턴 N을 샘플링하고 그리고 제2 패턴 P2를 출력하는바, 제2 패턴 P2는 상승 엣지(431)에 대해서 제5 지연을 구비한 천이(481)를 갖는다. 상기 천이(481)는 그 후에 제2 클럭 신호 CK_OUT에서 천이(492)를 초래한다. 상기 천이(492)는 상기 천이(481)에 대해 제6 지연을 갖는다. 상기 예시에서, 제1 지연 경로는 제1 지연, 제2 지연 및 제3 지연을 합산한 제1 지연 합을 갖고, 제2 지연 경로는 제4 지연, 제5 지연 및 제6 지연을 합산한 제2 지연 합을 갖는다.

일 실시예에서, 상기 회로는 천이들이 제1 지연 경로와 제2 지연 경로 상에서 실질적으로 동일한 지연을 갖고 전파되도록 구성된다. 예를 들어, 상기 논리 회로(146)는 상기 제1 패턴 P1과 제2 패턴 P2를 조합하기 위해 입력들에 실질적으로 동일한 지연을 갖는 대칭적인 XNOR 게이트를 포함하고, 그러므로 천이(491)와 천이(471) 사이의 제3 지연은 천이(492)와 천이(481) 사이의 제6 지연과 거의 동일하다. 더욱이, 상기 실시예에서, 제1 플립-플롭(141)과 제2 플립-플롭(142)들은 클럭 신호들에 응답하여 거의 동일한 지연을 갖도록 구성되고, 그러므로 상승 엣지(421)와 천이(461) 사이의 제1 지연은 상승 엣지(431)와 천이(481) 사이의 제5 지연과 거의 동일하다.

이에 더하여, 상기 실시예에서, 제1 인버터(144) 및 제2 인버터(145)는 실질적으로 동일한 지연을 갖도록 구성된다. 그러므로, 일 실시예에서, 그러한 회로를 가진 천이(461)와 천이(471) 사이의 제2 지연은 하강 엣지(423)와 상승 엣지(431) 사이의 제4 지연과 실질적으로 동일하다. 그러므로, 일 실시예에서, 제1 지연 경로 상의 제1 지연 합은 제2 지연 경로 상의 제2 지연 합과 실질적으로 동일하다. 본 발명의 일 양상에 따르면, 제1 지연 경로 및 제2 지연 경로 상의 실질적으로 동일한 지연들의 특징 때문에, 패턴 병합기(140)는 제2 클럭 신호 CK_OUT에서 지터를 전혀 도입하지 않거나 감소된 지터를 도입하고, 그러므로 클럭 분할기(104)는 상대적으로 균형이 잡힌 클럭을 발생시키기 위해 300MHz 이상 등과 같은 상대적으로 고 주파수의 클럭 신호를 주파수-분할하기에 적합하다.

본 발명의 양상들이 예시들로서 제안된 본 발명의 구체적인 실시예들과 함께 기술되었지만, 상기 예시들에 대한 대안들, 수정들 및 변형들이 이루어질 수 있다. 따라서, 본 명세서에서 제시된 실시예들은 설명적인 것으로 의도되었고 한정하는 것으로 의도되지는 않았다. 아래에 제시된 청구항들의 범위로부터 벗어남이 없이 이루어질 수 있는 변경들이 존재한다.

Claims

회로로서,
제 1 클럭 신호로부터의 입력들이 없이 동작하도록 된 논리 회로를 포함하며,
상기 논리 회로는 상기 제 1 클럭 신호에 의해서 구동되는 제 1 회로에 의해서 제공되는 제 1 패턴과 상기 제 1 클럭 신호에 의해서 구동되는 제 2 회로에 의해서 제공되는 제 2 패턴의 논리 조합에 기초하여, 상기 제 1 클럭 신호를 주파수 분할하여 제 2 클럭 신호를 생성하는 것을 특징으로 하는 회로.
제1항에 있어서,
상기 제 1 회로는 상기 제 1 클럭 신호에 의해서 구동되는 제 1 샘플링 플립-플롭을 포함하고, 그리고 상기 제 2 회로는 반전된 제 1 클럭 신호에 의해서 구동되는 제 2 샘플링 플립-플롭을 포함하는 것을 특징으로 하는 회로.
제2항에 있어서,
상기 제 1 샘플링 플립-플롭과 제 2 샘플링 플립-플롭은 입력 클럭들에 응답하여 실질적으로 동일한 지연을 갖는 것을 특징으로 하는 회로.
제3항에 있어서,
제 1 인버터는 반전된 제 1 클럭 신호를 생성하도록 상기 제 1 클럭 신호를 반전시키며; 그리고
상기 제 1 회로는 상기 제 1 인버터의 지연을 보상하는 제 2 인버터를 포함하는 것을 특징으로 하는 회로.
제2항에 있어서,
상기 제 1 샘플링 플립-플롭은 상기 제 1 클럭 신호의 상승 엣지들에 응답하여 상기 제 1 패턴을 구동하며, 그리고
상기 제 2 샘플링 플립-플롭은 상기 클럭 신호의 하강 엣지들에 응답하여 상기 제 2 패턴을 구동하는 것을 특징으로 하는 회로.
제1항에 있어서,
상기 논리 회로는 상기 제 1 패턴 및 제 2 패턴에 응답하여, 실질적으로 동일한 지연을 상기 제 2 클럭 신호에 제공하기 위한 논리 게이트를 포함하는 것을 특징으로 하는 회로.
제6항에 있어서,
상기 논리 게이트는 NAND 게이트, NOR 게이트, XOR 게이트, XNOR 게이트 중 적어도 하나를 포함하는 것을 특징으로 하는 회로.
클럭 생성 방법으로서,
제 1 클럭 신호에 의해서 구동되는 제 1 회로에 의해서 제공되는 제 1 패턴을 수신하는 단계;
상기 제 1 클럭 신호에 의해서 구동되는 제 2 회로에 의해서 제공되는 제 2 패턴을 수신하는 단계; 및
상기 제 1 클럭 신호로부터 입력을 수신함이 없이 동작하도록 된 논리 회로를 이용하여, 제 2 클럭 신호를 생성하기 위하여 상기 제 1 클럭 신호를 주파수-분할하도록 상기 제 1 패턴 및 제 2 패턴을 논리-조합하는 단계
를 포함하는 것을 특징으로 하는 클럭 생성 방법.
제8항에 있어서,
상기 제 1 클럭 신호를 상기 제 1 회로 내의 제 1 샘플링 플립-플롭에 제공하는 단계; 및
반전된 제 1 클럭 신호를 상기 제 2 회로 내의 제 2 샘플링 플립-플롭에 제공하는 단계
를 더 포함하는 것을 특징으로 하는 클럭 생성 방법.
제9항에 있어서,
반전된 제 1 클럭 신호를 상기 제 2 회로 내의 제 2 샘플링 플립-플롭에 제공하는 단계는,
입력 클럭들에 응답하여 상기 제 1 샘플링 플립-플롭과 실질적으로 동일한 지연을 갖는 제 2 샘플링 플립-플롭에 상기 반전된 제 1 클럭 신호를 제공하는 것을 특징으로 하는 클럭 생성 방법.
제10항에 있어서,
제 1 인버터에 의해서, 상기 반전된 제 1 클럭 신호를 생성하도록 상기 제 1 클럭 신호를 반전시키는 단계; 및
상기 제 1 회로 내의 제 2 인버터를 이용하여 상기 제 1 인터버의 지연을 보상하는 단계
를 더 포함하는 것을 특징으로 하는 클럭 생성 방법.
제9항에 있어서,
상기 제 1 클럭 신호의 상승 엣지들에 응답하여 상기 제 1 패턴을 구동하는 단계; 및
상기 제 1 클럭 신호의 하강 엣지들에 응답하여 상기 제 2 패턴을 구동하는 단계
를 더 포함하는 것을 특징으로 하는 클럭 생성 방법.
제8항에 있어서,
상기 논리 회로를 이용하여, 상기 제 1 클럭 신호를 주파수-분할하도록 상기 제 1 패턴 및 제 2 패턴을 논리-조합하는 단계는,
상기 제 1 클럭 신호로부터 입력을 수신함이 없이, 상기 제 1 패턴 및 제 2 패턴에 응답하여 실질적으로 동일한 지연을 갖는 논리 게이트를 이용하여 상기 제 2 클럭 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 클럭 생성 방법.
제8항에 있어서,
상기 제 1 클럭 신호로부터 입력을 수신함이 없이, 상기 제 1 패턴 및 제 2 패턴에 응답하여 실질적으로 동일한 지연을 갖는 논리 게이트를 이용하여 상기 제 2 클럭 신호를 출력하는 단계는,
상기 제 1 클럭 신호로부터 입력을 수신함이 없이, 상기 제 1 패턴 및 제 2 패턴에 응답하여 실질적으로 동일한 지연을 갖는 NAND 게이트, NOR 게이트, XOR 게이트, XNOR 게이트 중 적어도 하나를 이용하여 상기 출력을 제공하는 것을 특징으로 하는 클럭 생성 방법.
집적회로(IC) 칩으로서,
제 1 클럭 신호를 생성하는 클럭 생성기; 및
클럭 분할기를 포함하며, 상기 클럭 분할기는,
상기 제 1 클럭 신호에 응답하여 제 1 패턴을 구동하는 제 1 회로;
상기 제 1 클럭 신호에 응답하여 제 2 패턴을 구동하는 제 2 회로; 및
상기 제 1 클럭 신호로부터 입력들이 없이 동작하며, 그리고 상기 제 1 패턴 및 제 2 패턴의 논리 조합에 기초하여 제 2 클럭 신호를 생성하도록 상기 제 1 클럭 신호를 주파수-분할하는 논리 회로
를 포함하는 것을 특징으로 하는 집적회로 칩.
제15항에 있어서,
상기 제 1 회로는 상기 제 1 클럭 신호에 의해 구동되는 제 1 샘플링 플립-플롭을 포함하며, 그리고 상기 제 2 회로는 반전된 제 1 클럭 신호에 의해 구동되는 제 2 샘플링 플립-플롭을 포함하는 것을 특징으로 하는 집적회로 칩.
제16항에 있어서,
상기 제 1 샘플링 플립-플롭과 제 2 샘플링 플립-플롭은 입력 클럭들에 응답하여 실질적으로 동일한 지연을 갖는 특징으로 하는 집적회로 칩.
제17항에 있어서,
제 1 인버터가 상기 반전된 제 1 클럭 신호를 생성하도록 상기 제 1 클럭 신호를 반전시키며; 그리고
상기 제 1 회로는 상기 제 1 인터버의 지연을 보상하는 제 2 인버터를 포함하는 것을 특징으로 하는 집적회로 칩.
제16항에 있어서,
상기 제 1 샘플링 플립-플롭은 상기 제 1 클럭 신호의 상승 엣지들에 응답하여 상기 제 1 패턴을 구동하며, 그리고 상기 제 2 샘플링 플립-플롭은 상기 클럭 신호의 하강 엣지들에 응답하여 상기 제 2 패턴을 구동하는 것을 특징으로 하는 집적회로 칩.
제15항에 있어서,
상기 제 1 패턴 및 제 2 패턴에 응답하여 상기 제 2 클럭 신호에 실질적으로 동일한 지연을 제공하도록, 상기 논리 회로는 NAND 게이트, NOR 게이트, XOR 게이트, XNOR 게이트 중 적어도 하나를 포함하는 것을 특징으로 하는 집적회로 칩.