TWI462483B - 用來產生輸出時脈訊號的時脈產生電路及相關方法 - Google Patents

Description

用來產生輸出時脈訊號的時脈產生電路及相關方法

本發明係有關於一種時脈產生電路，尤指一種可以產生特定工作週期並調整輸出頻率的時脈產生電路及相關方法。

傳統上，倍頻電路通常藉由一鎖相迴路(Phase Locked Loop,PLL)來實現，然而，利用鎖相迴路來實現的倍頻電路會有以下三個缺點：第一，鎖相迴路對於雜訊比較敏感，亦即，其穩定度會比較差；第二，鎖相迴路的閉迴路參數需要仔細設計以使得鎖相迴路可以穩定操作；第三，鎖相迴路需要經過許多的時脈週期後才會進入穩定狀態。

如上所述，利用鎖相迴路來實現的倍頻電路在設計上的複雜度會比較高，且所達到的效果也並不穩定。

因此，本發明的目的之一在於提供一種時脈產生電路及相關方法，其具有較佳的抗雜訊能力、穩定度，且可以快速地輸出所需的時脈訊號，以解決上述的問題。

依據本發明一實施例，一種用來產生一輸出時脈訊號的時脈產生電路包含有一脈波產生器、一延遲訊號產生模組以及一時脈產生器。該脈波產生器用來產生一第一脈波訊號；該延遲訊號產生模組耦接於該脈波產生器，且用來接收該第一脈波訊號並產生複數個第二脈波訊號，其中該複數個第二脈波訊號與該第一脈波訊號之間分別具有不同的延遲量；該時脈產生器耦接於該脈波產生器與該延遲訊號產生模組，並依據該第一脈波訊號與該複數個第二脈波訊號以產生該輸出時脈訊號。

依據本發明另一實施例，一種用來產生一輸出時脈訊號的時脈產生方法包含有：產生一第一脈波訊號；接收該第一脈波訊號並產生複數個第二脈波訊號，其中該複數個第二脈波訊號與該第一脈波訊號之間分別具有不同的延遲量；以及依據該第一脈波訊號與該複數個第二脈波訊號以產生該輸出時脈訊號。

請參考第1圖，第1圖為依據本發明一實施例之時脈產生電路100的示意圖。如第1圖所示，時脈產生電路100係用來調整一輸入時脈訊號CLK_IN的頻率以及工作週期(duty cycle)以產生一輸出時脈訊號CLK_OUT，且時脈產生電路100包含有一脈波產生器110、一延遲訊號產生模組120以及時脈產生器130。

在時脈產生電路100的操作上，首先，脈波產生器110接收輸入時脈訊號CLK_IN並產生具有相同頻率的一第一脈波訊號P_in；接著，延遲訊號產生模組120接收第一脈波訊號P_in並產生M個第二脈波訊號P_1~P_M，其中M個第二脈波訊號P_1~P_M與第一脈波訊號P_in之間分別具有不同的延遲量，舉例來說，於本發明之一實施例，M個第二脈波訊號中第N個第二脈波訊號P_N與第一脈波訊號P_in之間的延遲量為(N/(M+1))*T，其中T為第一脈波訊號P_in的週期，亦即第二脈波訊號P_1與第一脈波訊號P_in之間的延遲量為(1/(M+1))*T、第二脈波訊號P_2與第一脈波訊號P_in之間的延遲量為(2/(M+1))*T、...以此類推。最後，時脈產生器130依據第一脈波訊號P_in與M個第二脈波訊號P_1~P_M以產生輸出時脈訊號CLK_OUT。

舉一例來詳細說明延遲訊號產生模組120與時脈產生器130的細部電路與操作，假設M=2，亦即延遲訊號產生模組120會產生兩個第二脈波訊號P_1、P_2，則延遲訊號產生模組120與時脈產生器130的電路架構可分別如第2、3圖所示，且第4圖為相關訊號的時序圖。參見第2圖所示之延遲訊號產生模組120，延遲訊號產生模組120包含有K個串接的操作單元210_1~210_K，其中操作單元的數量K可以由設計者依據第一脈波訊號P_in的頻率與延遲單元212的延遲量來決定。每一個操作單元210_1~210_K包含有三個延遲單元212、兩個反及閘214、216、以及兩個延遲通道220、230，其中三個延遲單元212中第一個延遲單元係用來接收第一脈波訊號P_in，延遲通道220包含有一個延遲單元222，且延遲通道230包含有2個延遲單元232。此外，於本實施例中，延遲單元212、222、232均具有相同的延遲量。

此外，參見第3圖所示之時脈產生器130，時脈產生器130包含有一邏輯閘群組310以及一除頻器320(於本實施例中，除頻器320可以為一D型正反器)，其中邏輯閘群組310包含有一反向器312、兩個緩衝器314、316以及一反及閘318。

在延遲訊號產生模組120與時脈產生器130的操作上，延遲訊號產生模組120接收第一脈波訊號P_in，並輸出兩個第二脈波訊號P_1、P_2，其中第二脈波訊號P_1與第一脈波訊號P_in之間的延遲量為(T/3)，而第二脈波訊號P_2與第一脈波訊號P_in之間的延遲量為(2T/3)。詳細來說，請參考第2圖，延遲訊號產生模組120中之延遲單元212的數量係經過設計，以使得操作單元210_1~210_K中只會有一特定操作單元的兩個反及閘214、216會輸出一低電壓準位的脈波(亦即兩個反及閘214、216中每一個反及閘的兩個輸入端會同時具有邏輯“1”)。換句話說，會輸出低電壓準位脈波的特定操作單元，其兩個反及閘214、216所接收到的兩個訊號分別為第一脈波訊號P_in以及經由複數個延遲單元212所延遲近一個週期的第一脈波訊號P_in。舉例來說，假設第一脈波訊號P_in的週期為T，且每一個延遲單元212的延遲量為(T/9)，則第三個操作單元210_3會輸出具有低電壓準位的脈波，而其他的操作單元則不會輸出任何低電壓準位的脈波。

上述之特定操作單元中兩個反及閘214、216所輸出脈波的相位係與第一脈波訊號P_in大致上是相同的。接著，兩個反及閘216、214所輸出脈波分別經由延遲通道220、230的延遲之後，會分別產生兩個第二脈波訊號P_1、P_2，其中由於延遲通道220中的延遲單元222的數量是延遲單元212數量的(1/3)，故第二脈波訊號P_1與第一脈波訊號P_in之間的延遲量會是(T/3)；類似地，由於延遲通道230中的延遲單元232的數量是延遲單元212數量的(2/3)，故第二脈波訊號P_2與第一脈波訊號P_in之間的延遲量會是(2T/3)。

接著，時脈產生器130接收第一脈波訊號P_in與兩個第二脈波訊號P_1、P_2，並據以產生一第三時脈訊號P_out。參見第4圖，第三時脈訊號P_out的頻率為第一脈波訊號P_in的三倍。接著，除頻器320對第三時脈訊號P_out進行除頻操作以產生輸出時脈訊號CLK_OUT，其中輸出時脈訊號CLK_OUT的頻率為第一脈波訊號P_in的1.5倍，且其工作週期為50%。

如上所述，本發明之時脈產生電路100係利用數位方式來產生輸出時脈訊號CLK_OUT，因此具有較佳的抗雜訊能力，且本發明之時脈產生電路100並非為一閉迴路，因此具有較佳的穩定性。此外，由於時脈產生電路100不需要如鎖相迴路需要經過許多的時脈週期後才會進入鎖定狀態，因此可以快速地輸出所需的時脈訊號。

此外，第2、3圖所示的延遲訊號產生模組120與時脈產生器130係針對輸出時脈訊號CLK_OUT的頻率為第一脈波訊號P_in的1.5倍來設計的。針對輸出時脈訊號CLK_OUT的不同頻率，操作單元210_1~210_K中延遲單元、反及閘、以及延遲通道的數量也需要作變化，由於本發明領域中具有通常知識者應能在閱讀過以上內容後輕易了解如何修改操作單元210_1~210_K的電路，故細節在此不再贅述。

另外，需注意的是，第2圖所示之延遲訊號產生模組120與第3圖所示之時脈產生器130的電路架構僅為一範例說明，而並非作為本發明的限制。舉例來說，於本發明之另一實施例中，第2圖所示之延遲訊號產生模組120中每一個操作單元210_1~210_K中的反及閘214、216可以被替換為及閘(AND gate)，第3圖所示之反向器312可以被替換為一緩衝器，且第3圖所示之反及閘318可以被替換為及閘。換句話說，只要延遲訊號產生模組120可以接收第一脈波訊號P_in並產生M個第二脈波訊號P_1~P_M，其中M個第二脈波訊號P_1~P_M與第一脈波訊號P_in之間分別具有不同的延遲量，且時脈產生器130可以依據第一脈波訊號P_in與M個第二脈波訊號P_1~P_M來產生輸出時脈訊號CLK_OUT，其中輸出時脈訊號CLK_OUT的頻率高於第一脈波訊號P_in，且具有特定的工作週期，這些設計上的變化均應隸屬於本發明的範疇。

簡要歸納本發明，本發明之時脈產生電路包含有一脈波產生器、一延遲訊號產生模組以及一時脈產生器。該脈波產生器用來產生一第一脈波訊號；該延遲訊號產生模組耦接於該脈波產生器，且用來接收該第一脈波訊號並產生複數個第二脈波訊號，其中該複數個第二脈波訊號與該第一脈波訊號之間分別具有不同的延遲量；該時脈產生器耦接於該脈波產生器與該延遲訊號產生模組，並依據該第一脈波訊號與該複數個第二脈波訊號以產生該輸出時脈訊號。此外，相較於習知的鎖相迴路，本發明之時脈產生電路具有較佳的抗雜訊能力、穩定度，且可以快速地輸出所需的時脈訊號。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．時脈產生電路

110．．．脈波產生器

120．．．延遲訊號產生模組

130．．．時脈產生器

210_1~210_K．．．操作單元

212、222、232‧‧‧延遲單元

214、216、318‧‧‧反及閘

220、230‧‧‧延遲通道

310‧‧‧邏輯閘群組

312‧‧‧反向器

314、316‧‧‧緩衝器

320‧‧‧除頻器

第1圖為依據本發明一實施例之時脈產生電路的示意圖。

第2圖為依據本發明一實施例之延遲訊號產生模組的示意圖。

第3圖為依據本發明一實施例之時脈產生器的示意圖。

第4圖為第1~3圖所示之各訊號的時序圖。

100．．．時脈產生電路

110．．．脈波產生器

120．．．延遲訊號產生模組

130．．．時脈產生器

Claims (10)

1. 一種用來產生一輸出時脈訊號的時脈產生電路，包含有：一脈波產生器，用來產生一第一脈波訊號；一延遲訊號產生模組，耦接於該脈波產生器，用來接收該第一脈波訊號並產生複數個第二脈波訊號，其中該複數個第二脈波訊號與該第一脈波訊號之間分別具有不同的延遲量；以及一時脈產生器，耦接於該脈波產生器與該延遲訊號產生模組，並依據該第一脈波訊號與該複數個第二脈波訊號以產生該輸出時脈訊號；其中該延遲訊號產生模組包含有複數個操作單元，該複數個操作單元係以串接的方式連接，且每一個操作單元至少包含有：複數個延遲單元，其中第一個操作單元的該複數個延遲單元中第一個延遲單元係用來接收該第一脈波訊號，且其餘的每一個操作單元的該複數個延遲單元中第一個延遲單元係用來接收來自前一個操作單元之最後一個延遲單元所輸出的訊號；複數個反及閘，其中每一個反及閘的輸入端係耦接於該複數個延遲單元中最後一個延遲單元與該脈波產生器；以及複數個延遲通道，分別耦接於該複數個反及閘的複數個輸出端，用來分別對該複數個反及閘的複數個輸出進行延遲操作以產生該複數個第二脈波訊號，其中該複數個延遲通道具有不同的延遲量。
2. 如申請專利範圍第1項所述之時脈產生電路，其中該複數個第二脈波訊號包含有M個第二脈波訊號，且該M個第二脈波訊號中第N個第二脈波訊號與該第一脈波訊號之間的延遲量為(N/(M+1))*T，M、N分別為正整數，T為該第一脈波訊號的週期。
3. 如申請專利範圍第1項所述之時脈產生電路，其中該複數個第二脈波訊號包含有M個第二脈波訊號，該複數個延遲單元包含有(M+1)個延遲單元，該複數個反及閘包含有M個反及閘，該複數個延遲通道包含有M個延遲通道，且該複數個延遲通道的複數個延遲量分別等於1~M個延遲單元的延遲量。
4. 如申請專利範圍第1項所述之時脈產生電路，其中該時脈產生器包含有：一邏輯閘群組，用來接收該第一脈波訊號與該複數個第二脈波訊號，以產生一第三脈波訊號，其中該第三脈波訊號的頻率大於該第一脈波訊號。
5. 如申請專利範圍第4項所述之時脈產生電路，其中該時脈產生器另包含有：一除頻器，耦接於該邏輯閘群組，用來對該第三脈波訊號進行除頻操作以產生該輸出時脈訊號。
6. 一種用來產生一輸出時脈訊號的時脈產生方法，包含有：產生一第一脈波訊號；接收該第一脈波訊號並產生複數個第二脈波訊號，其中該複數個第二脈波訊號與該第一脈波訊號之間分別具有不同的延遲量；以及依據該第一脈波訊號與該複數個第二脈波訊號以產生該輸出時脈訊號；其中接收該第一脈波訊號並產生該複數個第二脈波訊號的步驟包含有：提供一延遲訊號產生模組以接收該第一脈波訊號並產生該複數個第二脈波訊號，其中該延遲訊號產生模組包含有複數個操作單元，該複數個操作單元係以串接的方式連接，且每一個操作單元至少包含有：複數個延遲單元，其中第一個操作單元的該複數個延遲單元中第一個延遲單元係用來接收該第一脈波訊號，且其餘的每一個操作單元的該複數個延遲單元中第一個延遲單元係用來接收來自前一個操作單元之最後一個延遲單元所輸出的訊號；複數個反及閘，其中每一個反及閘的輸入端係耦接於該複數個延遲單元中最後一個延遲單元與該脈波產生器；以及複數個延遲通道，分別耦接於該複數個反及閘的複數個輸出端，用來分別對該複數個反及閘的複數個輸出進行延遲操作以產生該複數個第二脈波訊號，其中該複數個延遲通道 具有不同的延遲量。
7. 如申請專利範圍第6項所述之時脈產生方法，其中該複數個第二脈波訊號包含有M個第二脈波訊號，且該M個第二脈波訊號中第N個第二脈波訊號與該第一脈波訊號之間的延遲量為(N/(M+1))*T，M、N分別為正整數，T為該第一脈波訊號的週期。
8. 如申請專利範圍第6項所述之時脈產生方法，其中該複數個第二脈波訊號包含有M個第二脈波訊號，該複數個延遲單元包含有(M+1)個延遲單元，該複數個反及閘包含有M個反及閘，該複數個延遲通道包含有M個延遲通道，且該複數個延遲通道的複數個延遲量分別等於1~M個延遲單元的延遲量。
9. 如申請專利範圍第6項所述之時脈產生方法，其中依據該第一脈波訊號與該複數個第二脈波訊號以產生該輸出時脈訊號的步驟包含有：接收該第一脈波訊號與該複數個第二脈波訊號，以產生一第三脈波訊號，其中該第三脈波訊號的頻率大於該第一脈波訊號。
10. 如申請專利範圍第9項所述之時脈產生方法，其中依據該第一脈波訊號與該複數個第二脈波訊號以產生該輸出時脈訊號的步驟另包含有： 對該第三脈波訊號進行除頻操作以產生該輸出時脈訊號。