TWI469529B - 非整數頻率時脈產生電路及其方法 - Google Patents

非整數頻率時脈產生電路及其方法 Download PDF

Info

Publication number
TWI469529B
TWI469529B TW100119513A TW100119513A TWI469529B TW I469529 B TWI469529 B TW I469529B TW 100119513 A TW100119513 A TW 100119513A TW 100119513 A TW100119513 A TW 100119513A TW I469529 B TWI469529 B TW I469529B
Authority
TW
Taiwan
Prior art keywords
signal
line module
delay line
delay
frequency
Prior art date
Application number
TW100119513A
Other languages
English (en)
Other versions
TW201251338A (en
Inventor
Min Chung Chou
Original Assignee
Raydium Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raydium Semiconductor Corp filed Critical Raydium Semiconductor Corp
Priority to TW100119513A priority Critical patent/TWI469529B/zh
Priority to CN2011102253932A priority patent/CN102811038A/zh
Priority to US13/480,972 priority patent/US20120306539A1/en
Publication of TW201251338A publication Critical patent/TW201251338A/zh
Application granted granted Critical
Publication of TWI469529B publication Critical patent/TWI469529B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Description

非整數頻率時脈產生電路及其方法
本發明係關於電路設計，特別係關於產生非整數(Fractional-N)頻率時脈之電路設計。
在電路設計中，經常會需要特定頻率的訊號，而產生特定頻率訊號的電路則稱之為頻率合成器。例如，在類比電路中，米勒降頻器(Miller Frequency Divider)即為一種降頻器，其利用混波器、低通濾波器和放大器產生一輸入訊號之降頻訊號。在數位電路中，則可利用計數器產生一輸入訊號之整數倍的降頻訊號。然而，某些應用會需要特定頻率的訊號或是展頻訊號以對抗電磁干擾的問題(Electromagnetic Interference，EMI)，其皆非輸入訊號之整數倍的降頻訊號。此時，即需要可產生非整數頻率時脈之電路。
圖1顯示一習知的非整數頻率時脈產生電路。如圖1所示，該非整數頻率時脈產生電路100包含一第一除頻器102、一第二除頻器104、一選擇器106、一數位延遲線模組(Digital Delay Line Module)108和一位址產生器110。該第一除頻器102係設定以產生其輸入訊號除以N倍之除頻訊號，並接收一外部時脈訊號CLKIN以產生一除頻時脈訊號CLKIN/N。該第二除頻器104係設定以產生其輸入訊號除以(N+1倍)之除頻訊號，並接收該外部時脈訊號CLKIN以產生一除頻時脈訊號CLKIN/(N+1)。該選擇器106係設定以選擇該第一除頻器102和該第二除頻器104之輸出訊號之其中一者作為該數位延遲線模組108之輸入訊號。該數位延遲線模組108係設定以接收一除頻時脈訊號，並包含複數個延遲單元以針對該除頻時脈訊號產生複數個相位皆不相等之延遲訊號。該位址產生器110係設定以選擇該等延遲訊號之其中一者作為該數位延遲線模組108之輸出訊號CLKO。
圖2顯示該非整數頻率時脈產生電路100各訊號之波型圖。在本實施例中，N等於1，亦即該第一除頻器102係設定以產生其輸入訊號除以1倍之除頻時脈訊號CLKIN/1，而該第二除頻器104係設定以產生其輸入訊號除以2倍之除頻時脈訊號CLKIN/2。如圖2所示，該非整數頻率時脈產生電路100係用以產生其輸入之外部時脈訊號CLKIN之頻率除以1至2倍之非整數頻率時脈訊號。在前三個時脈週期時，該選擇器106係選擇該第一除頻器102作為該數位延遲線模組108之輸入訊號，而該位址產生器110係設定使該數位延遲線模組108逐次增加其延遲單元之階數以作為其輸出訊號。在第四週期時，由於該最終輸出訊號相對於該除頻時脈訊號CLKIN/1之延遲時間超過一個週期，且該數位延遲線模組108之延遲時間不超過該除頻時脈訊號CLKIN/1之一個週期，若仍以該除頻時脈訊號CLKIN/1作為延遲之參考訊號，將會於輸出訊號上產生非預期之脈衝。據此，在第四週期時，該選擇器106即選擇該第二除頻器104之除頻時脈訊號CLKIN/2作為該數位延遲線模組108之輸入訊號，以依此跳過非預期之脈衝。如圖2所示，該中心線部分即為根據該除頻時脈訊號CLKIN/2所產生之輸出訊號。然而，該非整數頻率時脈產生電路100僅能降低該外部時脈訊號CLKIN之頻率，而無法實現於增加頻率之應用，故不符合目前電路設計之需求。
本發明揭示一種非整數頻率時脈產生電路包含一第一數位延遲線模組、一第二數位延遲線模組、一位址產生器和一選擇器。該第一數位延遲線模組係設定以接收一除頻時脈訊號，並包含複數個第一延遲單元以針對該除頻時脈訊號產生複數個相位皆不相等之第一延遲訊號。該第二數位延遲線模組係設定以接收該除頻時脈訊號，並包含複數個第二延遲單元以針對該除頻時脈訊號產生複數個相位皆不相等之第二延遲訊號。該位址產生器係設定以選擇該等第一延遲訊號之其中一者作為該第一數位延遲線模組之輸出訊號，以及選擇該等第二延遲訊號之其中一者作為該第二數位延遲線模組之輸出訊號。該選擇器係設定以選擇該第一數位延遲線模組和該第二數位延遲線模組之輸出訊號之其中一者作為輸出訊號。其中，該第一數位延遲線模組之延遲時間不等於該第二數位延遲線模組之延遲時間。
本發明揭示一種產生非整數頻率時脈之方法，包含下列步驟：針對一除頻時脈訊號產生複數個相位皆不相等之第一延遲訊號，並決定該等第一延遲訊號之其中一者作為一第一延遲輸出訊號；針對該除頻時脈訊號產生複數個相位皆不相等之第二延遲訊號，並決定該等第二延遲訊號之其中一者作為一第二延遲輸出訊號；以及選擇該第一延遲輸出訊號和該第二延遲輸出訊號之其中一者作為輸出訊號。
上文已經概略地敍述本發明之技術特徵，俾使下文之詳細描述得以獲得較佳瞭解。構成本發明之申請專利範圍標的之其它技術特徵將描述於下文。本發明所屬技術領域中具有通常知識者應可瞭解，下文揭示之概念與特定實施例可作為基礎而相當輕易地予以修改或設計其它結構或製程而實現與本發明相同之目的。本發明所屬技術領域中具有通常知識者亦應可瞭解，這類等效的建構並無法脫離後附之申請專利範圍所提出之本發明的精神和範圍。
本發明在此所探討的方向為一種非整數頻率時脈產生電路及其方法。為了能徹底地瞭解本發明，將在下列的描述中提出詳盡的步驟及組成。顯然地，本發明的施行並未限定於本發明技術領域之技藝者所熟習的特殊細節。另一方面，眾所周知的組成或步驟並未描述於細節中，以避免造成本發明不必要之限制。本發明的較佳實施例會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他的實施例中，且本發明的範圍不受限定，其以之後的專利範圍為準。
圖3顯示本發明之一實施例之非整數頻率時脈產生電路之示意圖。如圖3所示，該非整數頻率時脈產生電路300包含一除頻器302、一第一數位延遲線模組304、一第二數位延遲線模組306、一位址產生器308和一選擇器310。該除頻器302係設定以產生其輸入訊號除以N倍之除頻訊號，並接收一外部時脈訊號CLKIN以產生一除頻時脈訊號CLKIN/N。該第一數位延遲線模組304係設定以接收該除頻時脈訊號CLKIN/N，並包含複數個第一延遲單元以針對該除頻時脈訊號CLKIN/N產生複數個相位皆不相等之第一延遲訊號。該第二數位延遲線模組306係設定以接收該除頻時脈訊號CLKIN/N，並包含複數個第二延遲單元以針對該除頻時脈訊號CLKIN/N產生複數個相位皆不相等之第二延遲訊號。該位址產生器308係設定以選擇該等第一延遲訊號之其中一者作為該第一數位延遲線模組304之輸出訊號，以及選擇該等第二延遲訊號之其中一者作為該第二數位延遲線模組306之輸出訊號。該選擇器310係設定以選擇該第一數位延遲線模組304和該第二數位延遲線模組306之輸出訊號之其中一者作為輸出訊號。值得注意的是，該第一數位延遲線模組304之延遲時間不等於該第二數位延遲線模組306之延遲時間。
在本發明之部分實施例中，該第一數位延遲線模組304之該等第一延遲單元係以串聯方式連接，且該第二數位延遲線模組306之該等第二延遲單元係以串聯方式連接。
圖4顯示該非整數頻率時脈產生電路300之各訊號之波型圖，其中該非整數頻率時脈產生電路300係用以產生頻率較一外部時脈訊號CLKIN低之輸出時脈訊號CLKO。在本實施例中，N等於1，亦即該除頻器302係設定以產生其輸入訊號除以1倍之除頻時脈訊號CLKIN/1。如圖4所示，該非整數頻率時脈產生電路300之輸出時脈訊號CLKO之實線部分係該第一數位延遲線模組304之輸出訊號，而該輸出時脈訊號CLKO之中心線部分係該第二數位延遲線模組306之輸出訊號。在前三個時脈週期時，該輸出時脈訊號CLKO相對於該除頻時脈訊號CLKIN/1之延遲時間未超過一個週期，該位址產生器308係設定使該第一數位延遲線模組304和該第二數位延遲線模組306逐次增加其延遲單元之階數以作為其輸出訊號，而該選擇器310係輪流選擇該第一數位延遲線模組304和該第二數位延遲線模組306之輸出訊號之其中一者作為該非整數頻率時脈產生電路300之輸出訊號。其中，該輸出時脈訊號CLKO之前三個脈衝之參考延遲訊號為該除頻時脈訊號CLKIN/1之前三個脈衝。在第四個週期時，該輸出時脈訊號CLKO相對於該除頻時脈訊號CLKIN/1之延遲時間超過一個週期，該選擇器310仍保持輪流選擇該第一數位延遲線模組304和該第二數位延遲線模組306之輸出訊號。據此，即可跳過以該除頻時脈訊號CLKIN/1之第四個脈衝作為參考延遲訊號，而係以該除頻時脈訊號CLKIN/1之第五個脈衝作為參考延遲訊號，如圖4之箭頭所示，以避免於輸出時脈訊號CLKO上出現未預期之脈衝。
圖5顯示該非整數頻率時脈產生電路300之各訊號之波型圖，其中該非整數頻率時脈產生電路300係用以產生頻率較一外部時脈訊號CLKIN高之輸出時脈訊號CLKO。類似於圖4之實施例，在本實施例中，N等於1，亦即該除頻器302係設定以產生其輸入訊號除以1倍之除頻時脈訊號CLKIN/1。此外，該非整數頻率時脈產生電路300之輸出時脈訊號CLKO之實線部分係該第一數位延遲線模組304之輸出訊號，而該輸出時脈訊號CLKO之中心線部分係該第二數位延遲線模組306之輸出訊號。不同於圖4之實施例的是，由於該非整數頻率時脈產生電路300係用以產生頻率較該外部時脈訊號CLKIN高之輸出時脈訊號CLKO，該位址產生器308係設定使該第一數位延遲線模組304和該第二數位延遲線模組306逐次減少其延遲單元之階數以作為其輸出訊號，且該選擇器310係輪流選擇該第一數位延遲線模組304和該第二數位延遲線模組306之輸出訊號之其中一者作為該非整數頻率時脈產生電路300之輸出訊號。據此，該輸出時脈訊號CLKO之前五個脈衝之參考延遲訊號為該除頻時脈訊號CLKIN/1之前五個脈衝。然而，由於該輸出時脈訊號CLKO之第六個脈衝之觸發點仍在該除頻時脈訊號CLKIN/1之第五個週期內，故該輸出時脈訊號CLKO之第六個脈衝仍以該除頻時脈訊號CLKIN/1之第五個脈衝作為參考延遲訊號。換言之，該輸出時脈訊號CLKO之第五個脈衝係由該第一數位延遲線模組304所提供，而該輸出時脈訊號CLKO之第六個脈衝係由該第二數位延遲線模組306所提供，且兩者皆以該除頻時脈訊號CLKIN/1之第五個脈衝作為參考延遲訊號。
圖6顯示本發明之另一實施例之非整數頻率時脈產生電路之示意圖。如圖6所示，該非整數頻率時脈產生電路600包含一除頻器602、一第一數位延遲線模組604、一第二數位延遲線模組606、一位址產生器608、一選擇器610、一第一反向器612和一第二反向器614。相較於圖3之非整數頻率時脈產生電路300，圖6之非整數頻率時脈產生電路600另包含該第一反向器612和該第二反向器614。其中，該等反向器係612和614係分別產生該第一數位延遲線模組604和該該第二數位延遲線模組606之反向訊號以作為該選擇器610之輸入訊號。據此，該除頻時脈訊號CLKIN/N之脈衝之正負緣皆可作為該非整數頻率時脈產生電路600之輸出訊號之脈衝之參考點，故可減少該第一數位延遲線模組604和該第二數位延遲線模組606內之延遲單元之數量。換言之，在本實施例中，該第一數位延遲線模組604之延遲時間不超過該除頻時脈訊號CLKIN/N週期之一半，而該第二數位延遲線模組606之延遲時間不超過該除頻時脈訊號週期CLKIN/N之一半。
圖7顯示該非整數頻率時脈產生電路600之各訊號之波型圖，其中該非整數頻率時脈產生電路600係用以產生頻率較一外部時脈訊號CLKIN高之輸出時脈訊號CLKO。類似於圖4之實施例，在本實施例中，N等於1，亦即該除頻器602係設定以產生其輸入訊號除以1倍之除頻時脈訊號CLKIN/1。此外，該非整數頻率時脈產生電路600之輸出時脈訊號CLKO之實線部分係該第一數位延遲線模組604之輸出訊號，而該輸出時脈訊號CLKO之中心線部分係該第二數位延遲線模組606之輸出訊號。如圖6所示，若該輸出時脈訊號CLKO之脈衝相對於該除頻時脈訊號CLKIN/1之參考脈衝之延遲時間超過半個週期，則輸出時脈訊號CLKO之該等脈衝係以該除頻時脈訊號CLKIN/1之參考脈衝之負緣作為其參考觸發點。
圖8顯示本發明之一實施例之產生非整數頻率時脈之方法之流程圖，其可應用於本發明之實施例之非整數頻率時脈產生電路。在步驟801，針對一除頻時脈訊號產生複數個相位皆不相等之第一延遲訊號，並決定該等第一延遲訊號之其中一者作為一第一延遲輸出訊號，並進入步驟802。在步驟802，針對該除頻時脈訊號產生複數個相位皆不相等之第二延遲訊號，並決定該等第二延遲訊號之其中一者作為一第二延遲輸出訊號，並進入步驟803。在步驟803，選擇該第一延遲輸出訊號和該第二延遲輸出訊號之其中一者作為輸出訊號。在本發明之部分實施例中，步驟803係輪流選擇該第一延遲輸出訊號和該第二延遲輸出訊號之其中一者作為輸出訊號。
綜上所述，本發明之非整數頻率時脈產生電路及其方法利用兩個數位延遲線模組分別針對一除頻時脈訊號產生不同之延遲時間。據此，本發明之非整數頻率時脈產生電路及其方法即可提供頻率較該除頻時脈訊號慢或快之輸出時脈訊號。
本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。
100．．．非整數頻率時脈產生電路
102．．．除頻器
104．．．除頻器
106．．．選擇器
108．．．數位延遲線模組
110．．．位址產生器
300．．．非整數頻率時脈產生電路
302．．．除頻器
304．．．數位延遲線模組
306．．．數位延遲線模組
308．．．位址產生器
310．．．選擇器
600．．．非整數頻率時脈產生電路
602．．．除頻器
604．．．數位延遲線模組
606．．．數位延遲線模組
608．．．位址產生器
610．．．選擇器
612．．．反向器
614．．．反向器
801~803．．．步驟
圖1顯示一習知的非整數頻率時脈產生電路；
圖2顯示一習知的非整數頻率時脈產生電路之各訊號之波型圖；
圖3顯示本發明之一實施例之非整數頻率時脈產生電路之示意圖；
圖4顯示本發明之一實施例之非整數頻率時脈產生電路之各訊號之波型圖；
圖5顯示本發明之一實施例之非整數頻率時脈產生電路之各訊號之另一波型圖；
圖6顯示本發明之另一實施例之非整數頻率時脈產生電路之示意圖；
圖7顯示本發明之一實施例之非整數頻率時脈產生電路之各訊號之又一波型圖；以及
圖8顯示本發明之一實施例之產生非整數頻率時脈之方法之流程圖。
300．．．非整數頻率時脈產生電路
302．．．除頻器
304．．．數位延遲線模組
306．．．數位延遲線模組
308．．．位址產生器
310．．．選擇器

Claims (10)

  1. 一種非整數頻率時脈產生電路，包含：一第一數位延遲線模組，設定以接收一除頻時脈訊號，並包含複數個第一延遲單元以針對該除頻時脈訊號產生複數個相位皆不相等之第一延遲訊號；一第二數位延遲線模組，設定以接收該除頻時脈訊號，並包含複數個第二延遲單元以針對該除頻時脈訊號產生複數個相位皆不相等之第二延遲訊號；一位址產生器，設定以選擇該等第一延遲訊號之其中一者作為該第一數位延遲線模組之輸出訊號，以及選擇該等第二延遲訊號之其中一者作為該第二數位延遲線模組之輸出訊號；以及一選擇器，設定以選擇該第一數位延遲線模組和該第二數位延遲線模組之輸出訊號之其中一者作為非整數頻率時脈訊號；其中，該第一數位延遲線模組之延遲時間不等於該第二數位延遲線模組之延遲時間。
  2. 根據請求項1之非整數頻率時脈產生電路，其進一步包含：一除頻器，設定以接收一外部時脈訊號並產生該除頻時脈訊號。
  3. 根據請求項1之非整數頻率時脈產生電路，其中該選擇器係輪流選擇該第一數位延遲線模組和該第二數位延遲線模組之輸出訊號之其中一者作為輸出訊號。
  4. 根據請求項1之非整數頻率時脈產生電路，其中該等第一延遲單元係以串聯方式連接。
  5. 根據請求項1之非整數頻率時脈產生電路，其中該等第二延遲單元係以串聯方式連接。
  6. 根據請求項1之非整數頻率時脈產生電路，其中該第一數位延遲線模組和該第二數位延遲線模組之延遲時間不超過該除頻時脈訊號週期之一半。
  7. 根據請求項1之非整數頻率時脈產生電路，其進一步包含一第一反向器，設定以產生該第一數位延遲線模組之反向訊號以作為該選擇器之輸入訊號。
  8. 根據請求項1之非整數頻率時脈產生電路，其進一步包含一第二反向器，設定以產生該第二數位延遲線模組之反向訊號以作為該選擇器之輸入訊號。
  9. 一種產生非整數頻率時脈之方法，包含下列步驟：針對一除頻時脈訊號產生複數個相位皆不相等之第一延遲訊號，並決定該等第一延遲訊號之其中一者作為一第一延遲輸出訊號；針對該除頻時脈訊號產生複數個相位皆不相等之第二延遲訊號，並決定該等第二延遲訊號之其中一者作為一第二延遲輸出訊號；以及選擇該第一延遲輸出訊號和該第二延遲輸出訊號之其中一者作為非整數頻率時脈訊號。
  10. 根據請求項9之方法，其中該選擇步驟係輪流選擇該第一延遲輸出訊號和該第二延遲輸出訊號之其中一者作為非整數頻率時脈訊號。
TW100119513A 2011-06-03 2011-06-03 非整數頻率時脈產生電路及其方法 TWI469529B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW100119513A TWI469529B (zh) 2011-06-03 2011-06-03 非整數頻率時脈產生電路及其方法
CN2011102253932A CN102811038A (zh) 2011-06-03 2011-08-03 非整数频率时钟脉冲产生电路及其方法
US13/480,972 US20120306539A1 (en) 2011-06-03 2012-05-25 Fractional-n clock generator and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100119513A TWI469529B (zh) 2011-06-03 2011-06-03 非整數頻率時脈產生電路及其方法

Publications (2)

Publication Number Publication Date
TW201251338A TW201251338A (en) 2012-12-16
TWI469529B true TWI469529B (zh) 2015-01-11

Family

ID=47234639

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100119513A TWI469529B (zh) 2011-06-03 2011-06-03 非整數頻率時脈產生電路及其方法

Country Status (3)

Country Link
US (1) US20120306539A1 (zh)
CN (1) CN102811038A (zh)
TW (1) TWI469529B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6160273B2 (ja) * 2013-06-06 2017-07-12 富士通株式会社 半導体回路装置、及び、電子装置
KR20160123708A (ko) * 2015-04-17 2016-10-26 에스케이하이닉스 주식회사 이미지 센싱 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200611245A (en) * 2004-09-24 2006-04-01 Realtek Semiconductor Corp Apparatus for generating a tracking error signal in an optical disc drive
US7587019B2 (en) * 2005-12-27 2009-09-08 Memetics Technology Co., Ltd. Configuration and controlling method of fractional-N PLL having fractional frequency divider
TW200945788A (en) * 2008-04-30 2009-11-01 Hynix Semiconductor Inc Delayed locked loop circuit
US7616036B1 (en) * 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1864333B (zh) * 2003-10-01 2012-02-08 Nxp股份有限公司 相位切换双模除频器及包括该除频器的频率合成器
CN101378259A (zh) * 2007-08-31 2009-03-04 锐迪科微电子（上海）有限公司 相位选择可编程分频器
CN101577541A (zh) * 2008-05-09 2009-11-11 联发科技股份有限公司 分频器、分频方法及使用该分频器的锁相环路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200611245A (en) * 2004-09-24 2006-04-01 Realtek Semiconductor Corp Apparatus for generating a tracking error signal in an optical disc drive
US7616036B1 (en) * 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator
US7587019B2 (en) * 2005-12-27 2009-09-08 Memetics Technology Co., Ltd. Configuration and controlling method of fractional-N PLL having fractional frequency divider
TW200945788A (en) * 2008-04-30 2009-11-01 Hynix Semiconductor Inc Delayed locked loop circuit

Also Published As

Publication number Publication date
US20120306539A1 (en) 2012-12-06
TW201251338A (en) 2012-12-16
CN102811038A (zh) 2012-12-05

Similar Documents

Publication Publication Date Title
US9735787B2 (en) Frequency synthesizer with dynamic phase and pulse-width control
JP5893026B2 (ja) 高速周波数分周器及びそれを用いる位相同期ループ
JP5494858B2 (ja) クロック信号分周回路及びクロック信号分周方法
US8633739B2 (en) Frequency divider circuit
US8471608B2 (en) Clock divider circuit
TWI532323B (zh) 數位脈波寬度產生器及其產生方法
US7728634B2 (en) Flexible waveform generator with extended range capability
JP2009201037A (ja) 分周回路
WO2013098127A1 (en) High-speed frequency divider architecture
JP4111932B2 (ja) クロック分周器とそのトリガ信号発生回路
TWI469529B (zh) 非整數頻率時脈產生電路及其方法
US8094698B2 (en) Method for generating a spread spectrum clock and apparatus thereof
KR101923012B1 (ko) 고속 프로그래밍 가능 클록 분할기
US9590637B1 (en) High-speed programmable frequency divider with 50% output duty cycle
JPWO2008056551A1 (ja) クロック信号分周回路
US10700669B2 (en) Avoiding very low duty cycles in a divided clock generated by a frequency divider
JP2005045507A (ja) 非整数分周器
WO2005053160A1 (ja) 発振器、周波数逓倍器、及び試験装置
JP2010206344A (ja) ディザ処理型クロック発生器
US8736318B2 (en) Multiphase clock divider
JP2010187356A (ja) 分周回路
JP2015139103A (ja) 可変分周器
JP2010278669A (ja) Ｄａ変換回路
JP2009152886A (ja) クロック生成回路およびその使用方法
TWI462483B (zh) 用來產生輸出時脈訊號的時脈產生電路及相關方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees