JP5494858B2 - クロック信号分周回路及びクロック信号分周方法 - Google Patents

クロック信号分周回路及びクロック信号分周方法 Download PDF

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Description

本発明は、クロックの任意の有理数分周を低電力、低面積かつ低設計コストで実現するクロック信号分周回路及びクロック信号分周方法に関する。
ある周波数のクロック信号から、より低い周波数のクロック信号を分周して生成するクロック分周回路において、分周比、すなわち分周前のクロック信号の周波数と分周後のクロック信号の周波数との比が１／Ｍ (Ｍは整数)の分周回路（整数分周回路）は、カウンタ回路を用いることで、容易に実現することができる。
一方、分周比がＮ／Ｍ（Ｎ、Ｍは整数）であっても、分周が可能な分周回路（有理数分周回路）が提案されている（例えば、特許文献１、特許文献２）。
これらの関連する技術によれば、分周比の分子を設定する値（分周比Ｎ／ＭにおけるＮの値）を、入力クロック信号のサイクル毎に累積的に加算し、その加算結果が分周比の分母を設定する値（分周比Ｎ／ＭにおけるＭの値）より大きくなった場合には、その加算結果からＭを引く、という動作を行い、その加算結果を参照して、入力クロック信号のパルスを適切に間引くことにより、有理数分周を実現している。
また関連する技術として、位相補間回路（Phase Interporator）を使用したクロック生成回路が提案されている（例えば、特許文献３）。特許文献３によれば、位相補間回路によって、入力クロック信号のエッジ以外のタイミングでエッジを生成することができるので、サイクル時間が一定の有理数分周クロック信号を生成することができる。
特開２００５‐４５５０７号公報 特開２００６‐１４８８０７号公報 特開２００２‐５７５７８号公報
特許文献１、または特許文献２に記載のクロック分周回路は、入力クロック信号のパルスを選択的に間引くことで分周を実現しているため、分周クロック信号のパルス出力のタイミングは、入力クロック信号のパルスのタイミングに制限される。
そのため、分周クロック信号のサイクル時間がサイクル毎に大きく変化してしまうという問題がある。また、サイクル時間の最小値が分周比に比例して増加しないので、分周クロック信号で駆動される回路の最大遅延の制約を周波数に応じて緩和できないという問題がある。特に分周比が１から１／２の場合にサイクル時間が増加しないので、電力を削減する為にサイクル時間に応じて電圧を制御する動的周波数電圧制御（DVFS:Dynamic Voltage Frequency Scaling）向けのクロック生成には、適用できないという問題がある。
図１０を参照して、上記関連する技術による有理数分周における問題の具体例を説明する。図１０には、上記技術によるクロック分周例であり、入力クロック信号（８／８）に対して、分周比７／８〜１／８で分周した出力クロック信号を示している。
図１０からも明らかなように、分周比が１／２を越え１未満である分周比７／８〜５／８において、分周クロック信号のサイクル時間の最小値は入力クロック信号の１サイクルのままであり、分周比に応じて増加しないという問題がある。また、例えば分周比が５／８の場合において、分周クロック信号のサイクル時間の最大値は入力クロック信号の２サイクルであり、従って、分周クロック信号のサイクル時間は、入力クロック信号の１〜２サイクルの間をサイクル毎に変動するという問題がある。
特許文献３に記載のクロック分周回路は、位相補間回路によって、サイクル時間が一定の有理数分周クロック信号を生成することができるものの、位相補間回路は比較的低周波数の入力クロック信号、例えば５００ＭＨｚ以下の周波数の入力クロック信号を分周する場合、大きな容量を必要とするため、消費電力やレイアウト面積が大きく、ノイズに弱いという問題がある。また、アナログ回路のため専用設計を必要とし、設計・検証コストが大きいという問題がある。
本発明の目的は、上記問題点を解決するものであって、分周クロック信号のサイクル時間の変動が小さく、分周クロック信号の最小のサイクル時間が分周比に応じて拡大される機会が多く、消費電力やレイアウト面積が小さく、設計・検証コストが小さいクロック信号分周回路及びクロック信号分周方法を提供することにある。
前記目的を達成するため、本発明に係るクロック信号分周回路は、分周比が２つの整数Ｎ及びＭの比であるＮ／Ｍで規定されるクロック信号分周回路において、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択するクロック選択回路と、前記クロック選択回路の前記選択を制御する制御信号を生成する制御手段とを備え、前期制御手段は前記入力クロック信号のサイクル毎に、前記クロック選択回路の前記選択を制御することを特徴とするものである。
本発明のクロック信号分周方法は、分周比が２つの整数Ｎ及びＭの比であるＮ／Ｍで規定されるクロック信号を出力するクロック信号分周方法において、
入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択する選択ステップと、
前記選択ステップでの前記選択を制御する制御信号を生成する制御ステップとを有し、
前記制御ステップにおいて、前記入力クロック信号のサイクル毎に、前記クロック選択回路の前記選択を制御することを特徴とするものである。
本発明によれば、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを、サイクル時間が一定の理想的な分周クロック信号の位相を近似するように選択して、分周クロック信号を生成するので、分周クロック信号の最小のサイクル時間が分周比に応じて拡大される機会が多く、サイクル時間の変動が小さい有理数分周クロック信号を生成することができる。
また、本発明によれば、ディジタル論理回路のみで構成され、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択する機能を提供すれば十分であるので、消費電力やレイアウト面積が小さく、設計・検証コストが小さい有理数分周回路を実現することができる。
次に、本発明の実施形態について図面を参照して詳細に説明する。
（実施形態１）
実施形態１に係るクロック信号分周回路は図１に示すように、クロック選択制御回路１００と、出力クロック選択回路２００とから構成され、入力クロック信号を分周比Ｎ／Ｍ（Ｍ、Ｎは整数）で分周し、出力クロック信号として出力するものである。
クロック選択制御回路１００は、入力クロック信号のタイミングで動作し、分周比の設定信号Ｍ−Ｎ，−Ｎ、及びＮを参照して、クロック位相制御信号１０１、及びクロックマスク制御信号１０２を、入力クロック信号のサイクル毎に生成する。クロック選択制御回路１００は、位相計算回路１０５と、クロック出力判定回路１０６と、クロック位相判定回路１０７とから構成されている。
位相計算回路１０５は、分周比がＮ／Ｍであり、かつサイクル時間が一定である理想的な分周クロック信号の、入力クロック信号に対する位相を、入力クロック信号のサイクル毎に計算する。
クロック出力判定回路１０６は、位相計算回路１０５が計算した位相計算結果を参照して、入力クロック信号を出力クロック信号に出力するか否かを判定し、クロックマスク制御信号１０２として出力する。
より詳細には、クロック出力判定回路１０６は、位相計算結果が入力クロック信号の１サイクル未満を示している場合、クロック選択回路２００が入力クロック信号を出力クロック信号に出力するように制御する制御値を、クロックマスク制御信号１０２に出力する。クロック出力判定回路１０６は、位相計算結果が入力クロック信号の１サイクル以上を示している場合、クロック選択回路２００が入力クロック信号を出力クロック信号に出力しないように制御する制御値を、クロックマスク制御信号１０２に出力する。
クロック位相判定回路１０７は、位相計算回路１０５が計算する入力クロック信号に対する理想的な分周クロック信号の位相を参照し、入力クロック信号をそのまま出力する場合の出力クロック信号の位相と、入力クロック信号を反転してそのまま出力する場合の出力クロック信号の位相のいずれかのうち、より理想的な分周クロック信号の位相に近い方を判断し、より理想的な分周クロック信号の位相に近い方をクロック選択回路２００が選択する制御値を、クロック位相制御信号１０１に出力する。
より詳細には、クロック位相判定回路１０７は、位相計算結果が入力クロック信号の０．５サイクル未満を示している場合、クロック選択回路２００が入力クロック信号をそのまま出力クロック信号に出力するように制御する制御値を、クロック位相制御信号１０１に出力する。クロック位相判定回路１０７は、位相計算結果が入力クロック信号の０．５サイクル以上を示している場合、クロック選択回路２００が入力クロック信号を反転して出力クロック信号に出力するように制御する制御値を、クロック位相制御信号１０１に出力する。
クロック選択回路２００は、クロック位相制御信号１０１、及びクロックマスク制御信号１０２で与えられる出力クロック制御信号に基づいて、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択する。
クロック選択回路２００は、ＡＮＤ回路２１０と、インバータ回路２１１と、及びセレクタ回路２１２とから構成されている。
ＡＮＤ回路２１０は、入力クロック信号を、クロックマスク制御信号１０２に基づいてマスクする。具体的に説明すると、ＡＮＤ回路２１０は、クロックマスク制御信号１０２の値が０の場合、入力クロック信号をマスクする。ＡＮＤ回路２１０は、クロックマスク制御信号１０２の値が１の場合、入力クロック信号をマスクしない。
インバータ回路２１１は、入力クロック信号を反転する。セレクタ回路２１２は、入力クロック信号をそのまま出力クロック信号に出力するか、あるいは入力クロック信号を反転した信号を出力クロック信号に出力するかを、クロック位相制御信号１０１に基づいて選択する。
セレクタ回路２１２は、クロック位相制御信号１０１の値が０の場合、入力クロック信号をそのまま出力クロック信号に出力する。セレクタ回路２１２は、クロック位相制御信号１０１の値が１の場合、入力クロック信号を反転した信号を出力クロック信号に出力する。
以上のように、クロック選択回路２００は、クロック位相制御信号１０１、及びクロックマスク制御信号１０２に基づいて、クロック位相制御信号１０１の値が０、クロックマスク制御信号１０２の値が１の場合、入力クロック信号をそのまま出力クロック信号として出力する。クロック選択回路２００は、クロック位相制御信号１０１の値が１、クロックマスク制御信号１０２の値が１の場合、入力クロック信号を反転して出力クロック信号として出力する。クロック選択回路２００は、クロックマスク制御信号１０２の値が０の場合、入力クロック信号をマスクすることで、出力クロック信号としてのクロック信号を出力しない。
クロック選択制御回路１００は、分周比の設定信号Ｍ−Ｎ，−Ｎ、Ｎを入力し、入力クロック信号の各サイクルにおけるクロック選択回路２００の制御信号である、クロック位相制御信号１０１、及びクロックマスク制御信号１０２を生成する。
図２を参照して、クロック選択制御回路１００の構成の詳細について説明する。クロック選択回路１００の位相計算回路１０５は、セレクタ回路１１４と、加算器１１０と、フリップフロップ回路１２０及び１２１から構成されている。クロック選択制御回路１００のクロック出力判定回路１０６は、大小比較器１１２から構成されている。クロック選択制御回路１００のクロック位相判定回路１０７は、２倍乗算器１１５と、大小比較器１１３とから構成されている。
位相計算回路１０５のフリップフロップ回路１２０及び１２１は、入力クロック信号の立ち上がりエッジのタイミングに基づいて動作する（図２においては、入力クロック信号の図示は省略している）。
次に図３を参照して、クロック選択制御回路１００の動作について説明する。図３は、分周比Ｎ／Ｍ＝５／８の時のクロック選択制御回路１００の動作を示すタイミング図である。図３には、入力クロック信号、出力クロック信号、及び、加算器１１０の出力である遅延計算値１０３、大小比較器１１３の出力であるクロック位相制御信号１０１、大小比較器１１２の出力であるクロックマスク制御信号１０２、を図示している。また、比較のために、分周比が５／８でかつ、サイクル時間が一定である理想的な分周クロック信号、及びその入力クロック信号に対する位相を図示している。
図３において、サイクル０では、遅延計算値１０３の値は０であるとする。２倍乗算器１１５は、遅延計算値１０３の値を２倍にして、大小比較器１１３へ出力する。
大小比較器１１３は、遅延計算値１０３の値を２倍した値と、Ｎの比較結果とを参照して、遅延計算値１０３の２倍の値がＮ以上であれば値１を、遅延計算値１０３の２倍の値がＮの未満であれば値０を、クロック位相制御信号１０１に出力する。
サイクル０では、クロック位相制御信号１０１の値は０である。大小比較器１１２は、遅延計算値１０３とＮの比較結果とを参照して、遅延計算値１０３がＮ以上であれば値０を、遅延計算値１０３がＮ未満であれば値１を、クロックマスク制御信号１０２に出力する。サイクル０では、クロックマスク制御信号１０２の値は１である。
従って、クロック選択回路２００は、入力クロック信号をそのまま出力クロック信号として出力する。これは、入力クロック信号をそのまま出力クロック信号として出力する方が、入力クロック信号を反転して出力するよりも、理想的な分周クロック信号の位相により近いことに対応する。
次に、サイクル１において、フリップフロップ１２１はサイクル０における大小比較器１１２の結果、すなわち遅延計算値１０３がＮ未満であった旨を保持している。
セレクタ回路１１４は、フリップフロップ１２１に保持されている前サイクルの大小比較器１１２の結果を参照して、遅延計算値１０３がＮ以上であったならば入力−Ｎを選択し、遅延計算値１０３がＮ未満であったならば入力Ｍ−Ｎを選択する。
従ってサイクル１では、セレクタ回路１１４は入力Ｍ−Ｎ＝８−５＝３を選択する。フリップフロップ１２０は、サイクル０における遅延計算値１０３の値０を保持している。従って、遅延計算値１０３の値は、加算器１１０の出力０＋３＝３となる。
大小比較器１１３は、遅延計算値１０３の値を２倍した値６と、Ｎ（＝５）の比較結果とを参照して、遅延計算値１０３の２倍の値がＮ以上であるので、クロック位相制御信号１０１に値１を出力する。大小比較器１１２は、遅延計算値１０３とＮの比較結果とを参照して、遅延計算値１０３の値３はＮ（＝５）未満であるので、クロックマスク制御信号１０２に値１を出力する。
従って、クロック選択回路２００は、入力クロック信号を反転して出力クロック信号に出力する。これは、入力クロック信号をそのまま出力クロック信号に出力するよりも、入力クロック信号を反転して出力する方が、理想的な分周クロック信号の位相により近いことに対応する。
次にサイクル２において、フリップフロップ１２１は、サイクル１において遅延計算値１０３がＮ未満であった旨を保持している。
従って、セレクタ回路１１４は、入力Ｍ−Ｎ＝３を選択して出力する。フリップフロップ１２０は、サイクル１における遅延計算値１０３の値３を保持している。従って、遅延計算値１０３の値は、加算器１１０の３＋３＝６となる。
大小比較器１１３は、遅延計算値１０３の値を２倍した値１２と、Ｎ（＝５）の比較結果とを参照して、遅延計算値１０３の２倍の値がＮ以上であるので、クロック位相制御信号１０１に値１を出力する。大小比較器１１２は、遅延計算値１０３とＮの比較結果とを参照して、遅延計算値１０３の値３はＮ（＝５）以上であるので、クロックマスク制御信号１０２に値０を出力する。従って、クロック選択回路２００は、出力クロック信号として入力クロック信号を出力しない。
次にサイクル３において、フリップフロップ１２１は、サイクル２において遅延計算値１０３の値がＮ以上であった旨を保持している。
従って、セレクタ回路１１４は入力−Ｎ＝−５を選択して出力する。フリップフロップ１２０は、サイクル２における遅延計算値１０３の値６を保持している。従って、遅延計算値１０３の値は、加算器１１０の出力６−５＝１となる。
大小比較器１１３は、遅延計算値１０３の値を２倍した値２と、Ｎ（＝５）の比較結果とを参照して、遅延計算値１０３の２倍の値がＮ未満であるので、クロック位相制御信号１０１に値０を出力する。大小比較器１１２は、遅延計算値１０３とＮの比較結果とを参照して、遅延計算値１０３の値３はＮ（＝５）未満であるので、クロックマスク制御信号１０２に値１を出力する。
従って、クロック選択回路２００は、入力クロック信号をそのまま出力クロック信号として出力する。これは、入力クロック信号をそのまま出力クロック信号に出力する方が、入力クロック信号を反転して出力するよりも、理想的な分周クロック信号の位相により近いことに対応する。
同様にサイクル４において、遅延計算値１０３の値は１＋３＝４、クロック位相制御信号１０１の値は１、クロックマスク制御信号１０２の値は１、となる。従って、クロック選択回路２００は、入力クロック信号を反転して出力クロック信号として出力する。これは、入力クロック信号をそのまま出力クロック信号に出力するよりも、入力クロック信号を反転して出力する方が、理想的な分周クロック信号の位相により近いことに対応する。
同様にサイクル５において、遅延計算値１０３の値は４＋３＝７、クロック位相制御信号１０１の値は１、クロックマスク制御信号１０２の値は０、となる。従って、クロック選択回路２００は、出力クロック信号として入力クロック信号を出力しない。
同様にサイクル６において、遅延計算値１０３の値は７−５＝２、クロック位相制御信号１０１の値は０、クロックマスク制御信号１０２の値は１、となる。従って、クロック選択回路２００は、入力クロック信号をそのまま出力クロック信号として出力する。これは、入力クロック信号をそのまま出力クロック信号に出力する方が、入力クロック信号を反転して出力するよりも、理想的な分周クロック信号の位相により近いことに対応する。
同様にサイクル７において、遅延計算値１０３の値は２＋３＝５、クロック位相制御信号１０１の値は１、クロックマスク制御信号１０２の値は０、となる。従って、クロック選択回路２００は、出力クロック信号として入力クロック信号を出力しない。
次にサイクル７の次のサイクル０において、フリップフロップ１２１は、サイクル７において遅延計算値１０３がＮ以上であった旨を保持している。
従って、セレクタ回路１１４は入力−Ｎ＝−５を選択して出力する。フリップフロップ１２０は、サイクル７における遅延計算値１０３の値５を保持している。従って、遅延計算値１０３の値は、加算器１１１の５−５＝０となる。
大小比較器１１３は、遅延計算値１０３の値を２倍した値と、Ｎの比較結果とを参照して、遅延計算値１０３の２倍の値がＮ未満であるので、クロック位相制御信号１０１の値は０である。大小比較器１１２は、遅延計算値１０３とＮの比較結果とを参照して、遅延計算値１０３の値がＮ未満であるので、クロックマスク制御信号１０２の値は１である。
従って、クロック選択回路２００は、入力クロック信号をそのまま出力クロック信号として出力する。この状況は、先に説明したサイクル０の状況と同様である。従って、この後、サイクル０からサイクル７の動作を繰り返すこととなる。
以上説明したように、実施形態１においては、サイクル１とサイクル４とにおいて、入力クロック信号を反転して出力クロック信号として出力している。
従って、例えばサイクル０での出力クロック信号の立ち上がりから、サイクル１での出力クロック信号の立ち上がりまでのサイクル時間は、入力クロック信号の１．５サイクルに拡大される。同様に、サイクル３での出力クロック信号の立ち上がりから、サイクル４での出力クロック信号の立ち上がりまでのサイクル時間は、入力クロック信号の１．５サイクルに拡大される。
以上のように、実施形態１に係る有理数分周回路によれば、分周クロック信号の最小のサイクル時間は、分周比に応じて入力クロック信号の１．５サイクルに拡大することが可能である。また、分周クロック信号のサイクル時間の最大値は、例えばサイクル６での出力クロック信号の立ち上がりから、サイクル０での出力クロック信号の立ち上がりまでの、入力クロック信号の２サイクルである。
実施形態１に係る有理数分周回路によれば、分周クロック信号の最小のサイクル時間の変動は、入力クロック信号の１．５〜２サイクルであり、サイクル時間のサイクル毎の変動が小さいという特徴がある。
実施形態１に係るクロック分周回路は、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択するようにクロック選択回路２００を制御して、分周クロック信号を生成する。上記その選択の制御は、サイクル時間が一定の理想的な分周クロック信号の位相を近似するように動作するので、分周クロック信号の最小のサイクル時間が分周比に応じて拡大される機会が多く、サイクル時間の変動が小さい有理数分周クロック信号を生成することができる。
実施形態１によるクロック選択回路２００は、ディジタル論理回路のみで構成され、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択する機能を提供すれば十分であるので、消費電力やレイアウト面積が小さいという特徴がある。また、アナログ回路や専用設計を必要とする回路を使用しないので、設計・検証コストが小さいという特徴がある。
尚、実施形態１では、クロック選択制御回路１００は、分周比の設定信号Ｍ−Ｎ，−Ｎ、及びＮを入力して使用したが、これに限るものではない。例えばＭ及びＮを入力して、内部でＭ−Ｎ及び−Ｎを生成して使用しても良い。
（実施形態２）
分周比Ｎ／Ｍを規定する２つの整数Ｎ及びＭにおいて、分周比の分母Ｍの値を２の累乗に限定する場合、実施形態によるクロック信号分周回路の実現に必要なハードウェア量を、さらに小さくすることが可能である。
実施形態２では、分周比の分母Ｍの値を２の累乗の値に限定することで、必要なハードウェア量を削減したクロック信号分周回路の実現方法について説明する。
ここで、２の累乗の値とは、例えば、２３＝２ｘ２ｘ２＝８、２４＝２ｘ２ｘ２ｘ２＝１６、２５＝２ｘ２ｘ２ｘ２ｘ２＝３２などの、２ｋ（ｋは整数）で表される、２を複数回累乗した数である。
実施形態２に係る分周回路は図４に示すように、クロック選択制御回路１５０と、出力クロック選択回路２００とから構成されている。出力クロック選択回路２００は上述した実施形態１と同一の構成であり、同一番号を付して詳細な説明は省略する。
クロック選択制御回路１５０は、入力クロック信号のタイミングで動作し、分周比の設定信号２Ｍ−Ｎを入力して、入力クロック信号の各サイクルにおけるクロック選択回路２００の制御信号である、クロック位相制御信号１０１、及びクロックマスク制御信号１０２を生成する。
具体的に説明すると、クロック選択制御回路１５０は、加算器１６０及び１６１と、フリップフロップ回路１６２と、ＮＡＮＤ素子１６３とから構成されている。
フリップフロップ回路１６２は、入力クロック信号の立ち上がりエッジのタイミングに基づいて動作する（図４においては、入力クロック信号の図示は省略している）。
ここで、分周比の分母Ｍは、２の累乗の値Ｍ＝２ｋで表されるとすると、加算器１６０及び１６１は、ｋ＋１ビット幅の加算器である。すわなち、加算結果が２（ｋ＋１）以上になる場合、キャリー出力に値１が出力される。
クロック選択制御回路１５０は、実施形態１のクロック選択制御回路１００における、位相計算回路１０５、クロック出力判定回路１０６、及びクロック位相判定回路１０７を共通化した構成である。これは、分周比の分母Ｍの値を２の累乗の値に限定したことで可能となった。そのため、クロック選択制御回路１５０の実現に必要なハードウェア量が小さいという特長がある。
次に図５を参照して、クロック選択制御回路１５０の動作について説明する。図５は、分周比Ｎ／Ｍ＝５／８の時のクロック選択制御回路１５０の動作を示すタイミング図である。入力クロック信号、出力クロック信号、及び、加算器１６０の結果出力である遅延計算値(a)１５５、加算器１６０のキャリー出力である遅延計算キャリー値(a)１５３、加算器１６１の結果出力である遅延計算値(b)１５８、加算器１６１のキャリー出力である遅延計算キャリー値(b)１５４、遅延計算キャリー値(a)１５３の値をそのまま出力するクロック位相制御信号１０１、ＮＡＮＤ素子１６３の出力であるクロックマスク制御信号１０２、を図示している。
ここで、分周比の分母ＭはＭ＝８＝２３＝２ｋ、すなわちｋ＝３であるので、加算器１６０、及び１６１はｋ＋１＝３＋１＝４ビット幅の加算器であり、従って、加算結果が２（ｋ＋１）＝２４＝１６以上の場合、キャリー出力に値１が出力される。
図５において、サイクル０ではフリップフロップ１６２が保持する値は、０であるとする。加算器１６０は、フリップフロップ１６２が保持する値０と、入力する分周比設定信号の値２Ｍ−Ｎ＝２ｘ８−５＝１１とを加算し、遅延計算値(a)１５５に値１１を、遅延計算キャリー値(a)１５３として値０を出力する。
加算器１６１は、上記遅延計算値(a)１５５の値１１と、入力する分周比設定信号の値２Ｍ−Ｎ＝１１とを加算する。加算結果は１１＋１１＝２２となるので、加算器１６１は、遅延計算キャリー値(b)１５４として値１を出力する。加算器１６１は、遅延計算値(b)１５８として下位４ビットの値６を出力する。
従って、サイクル０ではクロック位相制御信号１０１の値は０、クロックマスク制御信号１０２の値は１である。従って、クロック選択回路２００は、入力クロック信号をそのまま出力クロック信号として出力する。
次にサイクル１において、フリップフロップ１６２はサイクル０における遅延計算値(b)１５８の値６を保持している。
加算器１６０は、上記フリップフロップ１６２が保持する値６と、入力する分周比設定信号の値２Ｍ−Ｎ＝１１とを加算する。加算結果は６＋１１＝１７となるので、加算器１６０は、遅延計算キャリー値(a)１５３として値１を出力する。加算器１６０は、遅延計算値(a)１５５として下位４ビットの値１を出力する。加算器１６１は、上記遅延計算値(a)１５５の値１と、入力する分周比設定信号の値２Ｍ−Ｎ＝１１とを加算し、遅延計算値(b)１５８として値１２を、遅延計算キャリー値(b)１５４として値０をそれぞれ出力する。
従って、サイクル１ではクロック位相制御信号１０１の値は１、クロックマスク制御信号１０２の値は１である。従って、クロック選択回路２００は、入力クロック信号を反転して出力クロック信号として出力する。
次にサイクル２において、フリップフロップ１６２はサイクル１における遅延計算値(b)１５８の値１２を保持している。
加算器１６０は、上記フリップフロップ１６２が保持する値１２と、入力する分周比設定信号の値２Ｍ−Ｎ＝１１とを加算し、遅延計算値(a)１５５として値７を、遅延計算キャリー値(a)１５３として値１をそれぞれ出力する。加算器１６１は、上記遅延計算値(a)１５５の値７と、入力する分周比設定信号の値２Ｍ−Ｎ＝１１とを加算し、遅延計算値(b)１５８として値２を、遅延計算キャリー値(b)１５４として値１をそれぞれ出力する。
従って、サイクル２ではクロック位相制御信号１０１の値は１、クロックマスク制御信号１０２の値は０である。従って、クロック選択回路２００は、出力クロック信号として入力クロック信号を出力しない。
次にサイクル３において、フリップフロップ１６２はサイクル２における遅延計算値(b)１５８の値２を保持している。
加算器１６０は、上記フリップフロップ１６２が保持する値２と、入力する分周比設定信号の値２Ｍ−Ｎ＝１１とを加算し、遅延計算値(a)１５５として値１３を、遅延計算キャリー値(a)１５３として値０をそれぞれ出力する。加算器１６１は、上記遅延計算値(a)１５５の値１３と、入力する分周比設定信号の値２Ｍ−Ｎ＝１１とを加算し、遅延計算値(b)１５８として値８を、遅延計算キャリー値(b)１５４として値１をそれぞれ出力する。
従って、サイクル３ではクロック位相制御信号１０１の値は０、クロックマスク制御信号１０２の値は１である。従って、クロック選択回路２００は、入力クロック信号をそのまま出力クロック信号として出力する。
同様にサイクル４において、遅延計算値(a)１５５の値は３、遅延計算キャリー値(a)１５３の値は１、遅延計算値(b)１５８の値は１４、遅延計算キャリー値(b)１５４の値は０になる。従って、サイクル４ではクロック位相制御信号１０１の値は１、クロックマスク制御信号１０２の値は１である。クロック選択回路２００は、入力クロック信号を反転して出力クロック信号として出力する。
同様にサイクル５において、遅延計算値(a)１５５の値は９、遅延計算キャリー値(a)１５３の値は１、遅延計算値(b)１５８の値は４、遅延計算キャリー値(b)１５４の値は１になる。従って、サイクル５ではクロック位相制御信号１０１の値は１、クロックマスク制御信号１０２の値は０である。クロック選択回路２００は、出力クロック信号として入力クロック信号を出力しない。
同様にサイクル６において、遅延計算値(a)１５５の値は１５、遅延計算キャリー値(a)１５３の値は０、遅延計算値(b)１５８の値は１０、遅延計算キャリー値(b)１５４の値は１になる。従って、サイクル６ではクロック位相制御信号１０１の値は０、クロックマスク制御信号１０２の値は１である。クロック選択回路２００は、入力クロック信号をそのまま出力クロック信号として出力する。
同様にサイクル７において、遅延計算値(a)１５５の値は５、遅延計算キャリー値(a)１５３の値は１、遅延計算値(b)１５８の値は０、遅延計算キャリー値(b)１５４の値は１になる。従って、サイクル７ではクロック位相制御信号１０１の値は１、クロックマスク制御信号１０２の値は０である。クロック選択回路２００は、出力クロック信号として入力クロック信号を出力しない。
次にサイクル７の次のサイクル０において、フリップフロップ１６２はサイクル７における遅延計算値(b)１５８の値０を保持している。加算器１６０は、上記フリップフロップ１６２が保持する値０と、入力する分周比設定信号の値２Ｍ−Ｎ＝１１とを加算し、遅延計算値(a)１５５として値１１を、遅延計算キャリー値(a)１５３として値０をそれぞれ出力する。加算器１６１は、上記遅延計算値(a)１５５の値１１と、入力する分周比設定信号の値２Ｍ−Ｎ＝１１とを加算し、遅延計算値(b)１５８として値６を、遅延計算キャリー値(b)１５４として値１をそれぞれ出力する。
従って、クロック位相制御信号１０１の値は０、クロックマスク制御信号１０２の値は１である。クロック選択回路２００は、入力クロック信号をそのまま出力クロック信号として出力する。この状況は、先に説明したサイクル０の状況と同様である。従って、この後、サイクル０からサイクル７の動作を繰り返すこととなる。
以上説明したように実施形態２による分周回路が出力する分周クロック信号は、実施形態１による分周回路が出力する分周クロック信号と同一であり、実施形態２によるクロック分周回路も同様に、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択するようにクロック選択回路２００を制御して、分周クロック信号を生成する。上記その選択の制御は、サイクル時間が一定の理想的な分周クロック信号の位相を近似するように動作するので、分周クロック信号の最小のサイクル時間が分周比に応じて拡大される機会が多く、サイクル時間の変動が小さい有理数分周クロック信号を生成することができる。
実施形態２によれば、分周比Ｎ／Ｍを規定する２つの整数Ｎ及びＭにおいて、分周比の分母Ｍの値を２の累乗に限定することで、クロック選択回路を制御するクロック選択制御回路の実現に必要なハードウェア量を削減することが可能であり、従って、消費電力やレイアウト面積がより小さい有理数クロック信号分周回路を実現することができる。
尚、実施形態２では、クロック選択制御回路１５０は、分周比の設定信号２Ｍ−Ｎを入力して使用したが、これに限るものではない。例えばＭ及びＮを入力して、内部で２Ｍ−Ｎを生成して使用しても良い。
（実施形態３）
次に図６を参照して、クロック選択回路の別の例を実施形態３として説明する。図６は、実施形態３によるクロック選択回路３００を示す構成図である。
クロック選択回路３００は図６に示すように、選択制御信号変換回路３５０と、ＡＮＤ素子３１０及び３１１と、ＯＲ素子３１２と、インバータ素子３１３と、フリップフロップ回路３１４及び３１５とから構成される。
選択制御信号変換回路３５０は、ＡＮＤ素子３５１及び３５２と、インバータ３５３とから構成され、クロック選択制御回路が生成するクロック位相制御信号１０１、及びクロックマスク制御信号１０２を、クロック選択回路３００の構成での使用に適するように、それぞれクロック出力制御信号(p)３０１、及びクロック出力制御信号(n)３０２に変換する。
フリップフロップ回路３１４は、入力クロック信号の立ち下りのタイミングでクロック出力制御信号(p)３０１をラッチし、クロックマスク制御信号(p)３０３として出力する。フリップフロップ回路３１５は、入力クロック信号の立ち上がりのタイミングでクロック出力制御信号(p)３０２をラッチし、クロックマスク制御信号(p)３０４として出力する。
ＡＮＤ素子３１０は、入力クロック信号を、クロックマスク制御信号(p)３０３に基づいてマスクする。具体的に説明すると、ＡＮＤ素子３１０は、クロックマスク制御信号３０３の値が０の場合、入力クロック信号をマスクする。クロックマスク制御信号３０３の値が１の場合、入力クロック信号をマスクしない。
インバータ回路３１３は、入力クロック信号を反転する。ＡＮＤ素子３１１は、入力クロック信号を反転した信号を、クロックマスク制御信号(n)３０４に基づいてマスクする。ＯＲ素子３１２は、ＡＮＤ素子３１０を通過する入力クロック信号と、ＡＮＤ素子３１１を通過する入力クロック信号を反転した信号を合流し、出力クロック信号として出力する。
次に図７を参照して、クロック選択回路３００の動作について説明する。図７は、分周比Ｎ／Ｍ＝５／８の時のクロック選択回路３００の動作を示すタイミング図である。入力クロック信号、出力クロック信号、及び、クロック選択制御回路の出力であるクロック位相制御信号１０１、クロックマスク制御信号１０２、フリップフロップ回路３１４の出力であるクロックマスク制御信号(p)３０３、フリップフロップ回路３１５の出力であるクロックマスク制御信号(n)３０４、を図示している。
クロック位相制御信号１０１、及びクロックマスク制御信号１０２は、上述した実施形態１によるクロック選択制御回路１００、または実施形態２によるクロック選択制御回路１５０が生成する制御信号と同一であり、詳細な説明は省略する。
選択制御信号変換回路３５０は、クロック選択制御回路が生成するクロック位相制御信号１０１、及びクロックマスク制御信号１０２から、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択するように、クロック出力制御信号(p)３０１、及びクロック出力制御信号(n)３０２に変換する。すなわち、選択制御信号変換回路３５０は、入力クロック信号をそのまま出力する場合、ＡＮＤ素子３１０のマスク機能を無効にし、ＡＮＤ素子３１１のマスク機能を有効にするために、クロック出力制御信号(p)３０１として値１、及びクロック出力制御信号(n)３０２として値０をそれぞれ出力する。入力クロック信号を反転して出力する場合、ＡＮＤ素子３１０のマスク機能を有効にし、ＡＮＤ素子３１１のマスク機能を無効にするために、選択制御信号変換回路３５０は、クロック出力制御信号(p)３０１として値０、及びクロック出力制御信号(n)３０２として値１をそれぞれ出力する。入力クロック信号を出力しない場合、ＡＮＤ素子３１０のマスク機能、及びＡＮＤ素子３１１のマスク機能を有効にするために、選択制御信号変換回路３５０は、クロック出力制御信号(p)３０１として値０、及びクロック出力制御信号(n)３０２として値０をそれぞれ出力する。
フリップフロップ回路３１４は、入力クロック信号の立ち下りのタイミングでクロック出力制御信号(p)３０１をラッチし、クロックマスク制御信号(p)３０３として出力することで、クロックマスク制御信号(p)３０３の遷移を、入力クロック信号の値が０であるタイミングに限定する機能を有する。フリップフロップ回路３１５は、入力クロック信号の立ち上がりのタイミングでクロック出力制御信号(p)３０２をラッチし、クロックマスク制御信号(p)３０４として出力することで、クロックマスク制御信号(n)３０４の遷移を、入力クロック信号の値が１であるタイミングに限定する機能を有する。上述した機能により、出力クロック信号にグリッチが発生することが抑制されるので、クロック選択回路、及びクロック選択制御回路のタイミング設計が容易になるという効果がある。
尚、実施形態３では、入力クロック信号、または、入力クロック信号を反転した信号を、クロック出力制御信号に基づいてマスクする素子としてＡＮＤ素子を、上記２つのマスクする機能を有するＡＮＤ素子を通過する信号を合流する素子としてＯＲ素子を用いたが、これに限るものではない。それぞれＯＲ素子とＡＮＤ素子を用いても良いし、その他、同等の機能を有する回路を用いても良い。
（実施形態４）
次に図８を参照して、クロック選択回路の別の例を実施形態４として説明する。クロック選択回路４００は図８に示すように、ＡＮＤ素子４１０と、ＸＯＲ素子４１１と、ＯＲ素子４１２と、フリップフロップ回路４１３及び４１４と、選択制御信号変換回路４５０とから構成されている。
選択制御信号変換回路４５０は図８に示すように、ＡＮＤ素子４５１及び４５３と、インバータ４５２とから構成され、クロック選択制御回路が生成するクロック位相制御信号１０１、及びクロックマスク制御信号１０２を、クロック選択回路４００の構成での使用に適するように、それぞれクロック出力制御信号４０１、及びクロック位相制御信号４０２に変換する。
フリップフロップ回路４１３は、入力クロック信号の立ち上がりのタイミングでクロック位相制御信号４０２をラッチし、クロックマスク制御信号４０４として出力する。フリップフロップ回路４１４は、入力クロック信号の立ち下りのタイミングでクロック出力制御信号４０１をラッチし、クロックマスク制御信号４０３として出力する。
ＸＯＲ素子４１１は、クロックマスク制御信号４０４に基づいて、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、を制御する。ＯＲ素子４１２は、クロックマスク制御信号４０３とクロックマスク制御信号４０４の論理和の結果を、クロックマスク制御信号４０５として出力する。ＡＮＤ素子４１０は、入力クロック信号か、または入力クロック信号を反転した信号を、クロックマスク制御信号４０５に基づいてマスクする。
次に図９を参照して、クロック選択回路４００の動作について説明する。図９は、分周比Ｎ／Ｍ＝５／８の時のクロック選択回路４００の動作を示すタイミング図である。入力クロック信号、出力クロック信号、及び、クロック選択制御回路の出力であるクロック位相制御信号１０１、クロックマスク制御信号１０２、フリップフロップ回路４１４の出力であるクロックマスク制御信号４０３、フリップフロップ回路４１３の出力であるクロックマスク制御信号４０４、ＯＲ素子４１２の出力であるクロックマスク制御信号４０５、を図示している。
クロック位相制御信号１０１、及びクロックマスク制御信号１０２は、上述した実施形態１によるクロック選択制御回路１００、または実施形態２によるクロック選択制御回路１５０が生成する制御信号と同一であり、詳細な説明は省略する。
選択制御信号変換回路４５０は、クロック選択制御回路が生成するクロック位相制御信号１０１、及びクロックマスク制御信号１０２から、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択するように、クロック出力制御信号４０１、及びクロック位相制御信号４０２に変換する。すなわち、入力クロック信号をそのまま出力する場合、ＸＯＲ素子４１１の入力クロックを反転する機能を無効にし、ＡＮＤ素子４１０のマスク機能を有効にするために、選択制御信号変換回路４５０は、クロック出力制御信号４０１として値１、及びクロック位相制御信号４０２として値０をそれぞれ出力する。入力クロック信号を反転して出力する場合、ＸＯＲ素子４１１の入力クロックを反転する機能を有効にし、ＡＮＤ素子４１０のマスク機能を無効にするために、選択制御信号変換回路４５０は、クロック出力制御信号４０１として値０、及びクロック位相制御信号４０２として値１をそれぞれ出力する。入力クロック信号を出力しない場合、ＡＮＤ素子４１０のマスク機能を有効にするために、選択制御信号変換回路４５０は、クロック出力制御信号４０１として値０、及びクロック位相制御信号４０２として値０をそれぞれ出力する。
フリップフロップ回路４１３は、入力クロック信号の立ち上がりのタイミングでクロック位相制御信号４０２をラッチし、クロックマスク制御信号４０４として出力することで、クロックマスク制御信号４０５の遷移を、入力クロック信号を反転した信号の値が０であるタイミングに限定する。フリップフロップ回路４１４は、入力クロック信号の立ち下りのタイミングでクロック出力制御信号４０１をラッチし、クロックマスク制御信号４０３として出力することで、クロックマスク制御信号４０５の遷移を、入力クロック信号の値が０であるタイミングに限定する。上述したフリップフロップ回路４１３及び４１４の機能により、出力クロック信号にグリッチが発生することが抑制されるので、クロック選択回路、及びクロック選択制御回路のタイミング設計が容易になるという効果がある。
実施形態４によれば、入力クロック信号から出力クロック信号へクロック信号が通過し、かつ出力クロック信号が駆動する回路のタイミング設計時にタイミングを考慮する必要のあるタイミング・パスは、ＸＯＲ素子４１１及びＡＮＤ素子４１０を通過するパスのみであるので、出力クロック信号により駆動される回路のタイミング設計が容易になるという効果がある。
尚、実施形態４では、クロックマスク制御信号４０４に基づいて、入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、を制御する素子としてＸＯＲ素子を、また、入力クロック信号か、あるいは入力クロック信号を反転した信号を、クロックマスク制御信号４０５に基づいてマスクする素子としてＡＮＤ素子を用いたが、これに限るものではない。それぞれＸＮＯＲ素子やＯＲ素子を用いても良いし、その他、同等の機能を有する回路を用いても良い。
また、本発明の実施形態においては、前記制御手段は、分周比がＮ／Ｍであり、かつサイクル時間が一定である理想的な分周クロック信号の、入力クロック信号に対する位相を計算する手段と、前記位相を計算する手段が計算した結果を参照して、入力クロック信号を出力クロック信号に出力するか否かを判定する手段と、前記位相を計算する手段が計算した結果を参照して、入力クロック信号をそのまま出力する場合の出力クロック信号の位相と、入力クロック信号を反転してそのまま出力する場合の出力クロック信号の位相のいずれかのうち、前記理想的な分周クロック信号の位相により近い方を判定する手段、とを備える構成とすることが望ましいものである。
また、本発明の実施形態においては、前記制御手段は、記憶手段と、前記記憶手段が記憶する値と前記分周比を規定する整数Ｍの２倍から整数Ｎを引いた値とを加算する第一の加算器と、前記第一の加算器の出力と前記分周比を規定する整数Ｍの２倍から整数Ｎを引いた値とを加算する第二の加算器と、を備え、前記記憶手段は、前記第二の加算器の加算結果を前記入力クロックのサイクル毎に記憶し、前記第一及び第二の加算器のキャリー信号から、前記クロック選択回路を制御する制御信号を生成する構成としてもよいものである。
また、本発明の実施形態においては、前記クロック選択回路は、入力クロック信号の値を値０または値１にマスクする手段と、入力クロック信号の値を反転する手段と、入力クロック信号の値を反転しない信号か、または入力クロック信号の値を反転した信号のいずれかを選択する選択手段を備えることが望ましいものである。
また、本発明の実施形態においては、前記クロック選択回路は、入力クロック信号の値を値０または値１にマスクする手段と、入力クロック信号の値を反転した信号の値を値０または値１にマスクする手段と、前記入力クロック信号の値をマスクする手段の出力と、前記入力クロック信号の値を反転した信号の値をマスクする手段の出力を、合流して出力する手段を備える構成としてもよいものである。
また、本発明の実施形態においては、前記クロック選択回路は、入力する制御信号の値に基づいて、入力クロック信号の値または入力クロック信号の値を反転した値のいずれかを生成する手段と、前記入力クロック信号の値または前記入力クロック信号の値を反転した値のいずれかを出力する手段の出力を、値０または値１にマスクする手段とを備える構成としてもよいものである。
以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は２００６年１１月２９日に出願された日本出願特願２００６−３２２４１０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明によれば、分周クロック信号のサイクル時間の変動が小さく、分周クロック信号の最小のサイクル時間が分周比に応じて拡大される機会が多く、消費電力やレイアウト面積が小さく、設計・検証コストが小さいクロック信号分周回路及びクロック信号分周方法を提供できる。
本発明の実施形態１に係る分周回路を示す構成図である。 本発明の実施形態１におけるクロック選択制御回路を示す構成図である。 本発明の実施形態１におけるクロック分周回路の動作を示すタイミング図である。 本発明の実施形態２に係るクロック分周回路を示す構成図である。 本発明の実施形態２におけるクロック分周回路の動作を示すタイミング図である。 本発明の実施形態３におけるクロック分周回路を示す構成図である。 本発明の実施形態３におけるクロック分周回路の動作を示すタイミング図である。 本発明の実施形態４におけるクロック分周回路を示す構成図である。 本発明の実施形態４におけるクロック分周回路の動作を示すタイミング図である。 関連する技術による有理数クロック分周の動作例を示すタイミング図である。
１００ クロック選択制御回路
１１０ 加算器
１１２、１１３ 大小比較器
１１４ セレクタ回路
１１５ ２倍乗算器
１２０、１２１ フリップフロップ回路
１５０ クロック選択制御回路
１６０、１６１ 加算器
１６２ フリップフロップ回路
１６３ ＮＡＮＤ素子
２００ 出力クロック選択回路
２１０ ＡＮＤ回路
２１１ インバータ回路
２１２ セレクタ回路
３００ クロック選択回路
３１０、３１１ ＡＮＤ素子
３１２ ＯＲ素子
３１３ インバータ素子
３１４、３１５ フリップフロップ回路
３５０ 選択制御信号変換回路
４００ クロック選択回路
４１０ ＡＮＤ素子
４１１ ＸＯＲ素子
４１２ ＯＲ素子
４１３、４１４ フリップフロップ回路
４５０ 選択制御信号変換回路

Claims (6)

  1. 分周比が２つの整数Ｎ及びＭの比であるＮ／Ｍで規定されるクロック信号分周回路において、
    入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択するクロック選択回路と、
    前記クロック選択回路の前記選択を制御する制御信号を生成する制御手段とを有し、
    前記制御手段は、分周比がＮ／Ｍであり、前記入力クロック信号のサイクル毎に、サイクル時間が一定である理想的な分周クロック信号の位相に近似するように前記クロック選択回路の前記選択を制御することを特徴とするクロック信号分周回路。
  2. 前記クロック選択回路は、前記制御手段による選択の制御により、分周クロック信号の最小のサイクル時間が分周比に応じて拡大される機会が多く、サイクル時間の変動が小さい有理数分周クロック信号を生成するものである、請求項１に記載のクロック信号分周回路。
  3. 前記制御手段は、分周比がＮ／Ｍであって、且つ分周比の分母Ｍの値を２の累乗に限定することで、前記入力クロック信号のサイクル毎に、サイクル時間が一定である理想的な分周クロック信号の位相に近似するように前記クロック選択回路の前記選択を制御する、請求項１に記載のクロック信号分周回路。
  4. 前記クロック選択回路は、出力する分周クロック信号にグリッチが発生するのを抑制する機能を有する、請求項１に記載のクロック信号分周回路。
  5. 分周比が２つの整数Ｎ及びＭの比であるＮ／Ｍで規定されるクロック信号を出力するクロック信号分周方法において、
    入力クロック信号をそのまま出力するか、入力クロック信号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択し、
    前記選択を制御する制御信号を生成し、
    前記選択を制御する際、分周比をＮ／Ｍとし、前記入力クロック信号のサイクル毎に、サイクル時間が一定である理想的な分周クロック信号の位相に近似するように前記クロック選択回路の前記選択を制御することを特徴とするクロック信号分周方法。
  6. 前記選択の制御により、分周クロック信号の最小のサイクル時間が分周比に応じて拡大される機会が多く、サイクル時間の変動が小さい有理数分周クロック信号を生成する、請求項５に記載のクロック信号分周方法。
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