WO2008065869A1 - Circuit de division de fréquence de signal d'horloge et procédé de division de fréquence de signal d'horloge - Google Patents

Circuit de division de fréquence de signal d'horloge et procédé de division de fréquence de signal d'horloge Download PDF

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WO2008065869A1
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clock signal
value
output
clock
signal
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Atsufumi Shibayama
Koichi Nose
Original Assignee
Nec Corporation
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/48—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

Definitions

  • the present invention relates to a clock signal frequency dividing circuit and a clock signal frequency dividing method for realizing an arbitrary rational frequency division of a clock with low power, low area, and low design cost.
  • a clock frequency dividing circuit that divides and generates a clock signal having a lower frequency from a clock signal having a certain frequency
  • the frequency division ratio that is, the frequency of the clock signal before frequency division and the frequency of the clock signal after frequency division
  • a frequency dividing circuit (integer frequency dividing circuit) of specific force Sl / M (M is an integer) with frequency can be easily realized by using a counter circuit.
  • the value that sets the numerator of the division ratio (the value of N in the division ratio N / M) is cumulatively added every cycle of the input clock signal, If the addition result is larger than the value that sets the denominator of the division ratio (the value of M at the division ratio N / M), the operation is performed to subtract M from the addition result, and the addition result is
  • the rational number is divided by appropriately thinning out the input clock signal.
  • Patent Document 3 a clock generation circuit using a phase interpolator has been proposed (for example, Patent Document 3).
  • Patent Document 3 an edge can be generated at a timing other than the edge of the input clock signal by the phase interpolation circuit, so that a rational frequency divided clock signal with a constant cycle time can be generated.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-45507
  • Patent Document 2 JP-A-2006-148807
  • Patent Document 3 JP-A-2002-57578
  • the clock divider circuit described in Patent Document 1 or Patent Document 2 is provided with a clock for an input clock signal. Since the frequency division is realized by selectively decimating the Nores, the timing of the Nores output of the divided clock signal is limited to that of the input clock signal.
  • FIG. 10 shows an example of clock division by the above technique, and shows an output clock signal obtained by dividing the input clock signal (8/8) by a division ratio of 7/8 to 1/8.
  • the phase interpolation circuit is a relatively low frequency input clock signal.
  • a large capacity is required, so there is a problem that power consumption and layout area are large and noise is weak.
  • a dedicated design is required for the analog circuit, and the design / verification cost is high.
  • An object of the present invention is to solve the above-described problem, and the minimum cycle time of the divided clock signal in which the variation in the cycle time of the divided clock signal is small is increased according to the division ratio.
  • the purpose is to provide a clock signal frequency dividing circuit and a clock signal frequency dividing method with a low design cost and a low verification cost.
  • a clock signal divider circuit includes a clock signal divider circuit in which a division ratio is defined by N / M, which is a ratio of two integers N and M.
  • a clock selection circuit that selects one of the power to output the clock signal as it is, the power to invert and output the input clock signal, and no output of the input clock signal, and the clock selection circuit Control means for generating a control signal for controlling the selection, and the control unit in the first half controls the selection of the clock selection circuit for each cycle of the input clock signal.
  • the clock signal dividing method of the present invention is a clock signal dividing method for outputting a clock signal defined by N / M, which is a ratio of two integers N and M.
  • the selection of the clock selection circuit is controlled for each cycle of the input clock signal.
  • the ideal ability to output the input clock signal as it is, the inverted output of the input clock signal, or no output of the input clock signal is ideal.
  • the present invention is configured only by a digital logic circuit, and the input clock signal is output as it is, the power to invert the input clock signal and output, the input clock signal is not output, Since it is sufficient to provide a function for selecting one of the above, it is possible to realize a rational frequency divider circuit that has a low power consumption and a low layout area and a low verification cost.
  • the clock signal divider circuit includes a clock selection control circuit 100 and an output clock selection circuit 200, and the input clock signal is divided by a frequency division ratio N / M (M , N is an integer) and output as an output clock signal.
  • the clock selection control circuit 100 operates at the timing of the input clock signal, refers to the division ratio setting signals M—N, — N, and N, and outputs the clock phase control signal 101 and the clock output.
  • a control signal 102 is generated for each cycle of the input clock signal.
  • the clock selection control circuit 100 includes a phase calculation circuit 105, a clock output determination circuit 106, and a clock phase determination circuit 107.
  • the phase calculation circuit 105 calculates the phase of an ideal frequency-divided clock signal with a division ratio of N / M and a constant cycle time with respect to the input clock signal for each input clock signal. To calculate.
  • the clock output determination circuit 106 refers to the phase calculation result calculated by the phase calculation circuit 105 to determine whether or not to output the input clock signal to the output clock signal, and outputs it as the clock output control signal 102 To do.
  • the clock output determination circuit 106 indicates that when the phase calculation result indicates less than one cycle of the input clock signal! /, The clock selection circuit 200 converts the input clock signal into the output clock signal. A control value that is controlled to be output is output to the clock output control signal 102. When the phase calculation result indicates one or more cycles of the input clock signal, the clock output judgment circuit 106 sets a control value for controlling the clock selection circuit 200 so that the input clock signal is not output to the output clock signal. The clock output control signal 102 is output.
  • the clock phase determination circuit 107 refers to an ideal divided clock signal phase with respect to the input clock signal calculated by the phase calculation circuit 105, and outputs an output clock signal when the input clock signal is output as it is. Of the phase and the phase of the output clock signal when the input clock signal is inverted and output as it is, determine the closer to the ideal phase of the divided clock signal and determine the more ideal division. Select the clock closer to the phase of the peripheral clock signal The control value selected by the circuit 200 is output to the clock phase control signal 101.
  • the clock phase determination circuit 107 when the phase calculation result indicates less than 0.5 cycle of the input clock signal, the clock phase determination circuit 107 outputs the input clock signal to the output clock signal as it is.
  • the control value to be controlled is output to the clock phase control signal 101.
  • the clock phase determination circuit 107 controls the clock selection circuit 200 to invert the input clock signal and output it as the output clock signal when the phase calculation result indicates 0.5 or more cycles of the input clock signal.
  • the control value to be output is output to the clock phase control signal 101.
  • the clock selection circuit 200 Based on the output clock control signal given by the clock phase control signal 101 and the clock output control signal 102, the clock selection circuit 200 outputs the input clock signal as it is, or inverts and outputs the input clock signal. Select whether to output power or not to output the input clock signal.
  • the clock selection circuit 200 includes an AND circuit 210, an inverter circuit 211, and a selector circuit 212.
  • the AND circuit 210 masks the input clock signal based on the clock output control signal 102. More specifically, the AND circuit 210 masks the input clock signal when the value of the clock output control signal 102 is 0. The AND circuit 210 does not mask the input clock signal when the value of the clock output control signal 102 is 1.
  • the inverter circuit 211 inverts the input clock signal.
  • the selector circuit 212 selects based on the clock phase control signal 101 whether to output the input clock signal as it is to the output clock signal or whether to output a signal obtained by inverting the input clock signal to the output clock signal.
  • the selector circuit 212 outputs the input clock signal as it is to the output clock signal when the value of the clock phase control signal 101 is 0.
  • the selector circuit 212 outputs a signal obtained by inverting the input clock signal to the output clock signal.
  • the clock selection circuit 200 has the clock phase control signal 101 value 0 based on the clock phase control signal 101 and the clock output control signal 102, and the clock output control If the value of signal 102 is 1, the input clock signal is output as is as the output clock signal.
  • the clock selection circuit 200 inverts the input clock signal and outputs it as an output clock signal.
  • the clock selection circuit 200 does not output the clock signal as the output clock signal by masking the input clock signal.
  • the clock selection control circuit 100 receives a division ratio setting signal M—N, — N, N, and receives a clock phase control signal 101 that is a control signal of the clock selection circuit 200 in each cycle of the input clock signal. And a clock output control signal 102 are generated.
  • the phase calculation circuit 105 of the clock selection circuit 100 includes a selector circuit 114, an adder 110, and flip-flop circuits 120 and 121.
  • the clock output determination circuit 106 of the clock selection control circuit 100 includes a magnitude comparator 112.
  • the clock phase determination circuit 107 of the clock selection control circuit 100 includes a double multiplier 115 and a magnitude comparator 113.
  • the flip-flop circuits 120 and 121 of the phase calculation circuit 105 operate based on the timing of the rising edge of the input clock signal (the input clock signal is not shown in FIG. 2).
  • the input clock signal, the output clock signal, and the phase calculation value 103 that is the output of the adder 110, the clock phase control signal 101 that is the output of the magnitude comparator 113, and the output of the magnitude comparator 112 are shown.
  • a clock output control signal 102 is illustrated.
  • an ideal frequency-divided clock signal with a division ratio of 5/8 and a constant cycle time and its phase with respect to the input clock signal are shown.
  • Double multiplier 1 15 doubles the value of phase calculation value 103 and outputs the result to magnitude comparator 113.
  • the magnitude comparator 113 refers to the value obtained by doubling the value of the phase calculation value 103 and the comparison result of N. If the value twice the phase calculation value 103 is N or more, the magnitude comparator 113 , Twice the calculated phase value of 103 If the value is less than N, the value 0 is output to the clock phase control signal 101.
  • the value of the clock phase control signal 101 is zero.
  • the magnitude comparator 112 refers to the phase calculation value 103 and the comparison result of N, and if the phase calculation value 103 is equal to or greater than N, the value 0 is set. Output to clock output control signal 102. In cycle 0, the value of the clock output control signal 102 is 1.
  • the clock selection circuit 200 outputs the input clock signal as it is as the output clock signal. This corresponds to the fact that the phase of the ideal divided clock signal is closer than the case where the input clock signal is output as it is as the output clock signal and the 1S input clock signal is inverted and output.
  • flip-flop 121 holds that the result of magnitude comparator 1 12 in cycle 0, that is, that phase calculation value 103 was less than N.
  • the selector circuit 114 refers to the result of the magnitude comparator 112 of the previous cycle held in the flip-flop 121, and selects the input—N if the phase calculation value 103 is equal to or greater than N. If the calculated value 103 is less than N, select the input M—N.
  • the clock selection circuit 200 inverts the input clock signal and outputs it as an output clock signal. This corresponds to the fact that the input clock signal is output to the output clock signal as it is, and the force S for inverting and outputting the input clock signal is closer to the ideal divided clock signal phase.
  • flip-flop 121 holds that the value of phase calculation value 103 in cycle 2 is N or more.
  • the clock selection circuit 200 outputs the input clock signal as it is as the output clock signal. This corresponds to the fact that it is closer to the phase of the ideal divided clock signal when the input clock signal is directly output to the output clock signal than when the input clock signal is inverted and output.
  • the clock selection circuit 200 inverts the input clock signal and outputs it as an output clock signal. This corresponds to the fact that the input clock signal is inverted and output closer to the ideal phase of the divided clock signal than the input clock signal is directly output to the output clock signal.
  • the clock selection circuit 200 outputs the input clock signal as it is as the output clock signal. This corresponds to the fact that the input clock signal is directly output to the output clock signal S, and that it is closer to the ideal divided clock signal phase than the inverted input clock signal.
  • the clock selection circuit 200 does not output an input clock signal as an output clock signal.
  • Flip flop 1
  • the magnitude comparator 113 refers to the value obtained by doubling the value of the phase calculation value 103 and the comparison result of N, and since the value twice the phase calculation value 103 is less than N, the clock phase The value of the control signal 101 is zero.
  • the magnitude comparator 112 refers to the phase calculation value 103 and the comparison result of N, and since the value of the phase calculation value 103 is less than N, the value of the clock output control signal 102 is 1.
  • the clock selection circuit 200 outputs the input clock signal as it is as the output clock signal. This situation is similar to the cycle 0 situation described above. Therefore, after that, the operation from cycle 0 to cycle 7 is repeated.
  • the input clock signal is inverted and output as the output clock signal in cycle 1 and cycle 4.
  • cycle time from the rise of the output clock signal at cycle 0 to the rise of the output clock signal at cycle 1 is extended to 1.5 cycles of the input clock signal.
  • cycle 4 The cycle time until the rising edge of the output clock signal is extended to 1.5 cycles of the input clock signal.
  • the minimum cycle time of the divided clock signal is expanded to 1.5 cycles of the input clock signal according to the division ratio. It is possible.
  • the maximum cycle time of the divided clock signal is, for example, two cycles of the input clock signal from the rising edge of the output clock signal at the cycle 6 to the rising edge S of the output clock signal at the cycle 0. .
  • the minimum cycle time variation of the divided clock signal is 1.5 to 2 cycles of the input clock signal, and the cycle time varies from cycle to cycle. There is a characteristic that is small.
  • the clock divider circuit selects any one of the power to output the input clock signal as it is, the power to invert and output the input clock signal, and not to output the input clock signal. In this manner, the clock selection circuit 200 is controlled to generate a divided clock signal. Since the selection control operates to approximate the phase of an ideal divided clock signal with a constant cycle time, the minimum cycle time of the divided clock signal is expanded according to the division ratio. The generation of a rational frequency-divided clock signal with a small variation in cycle time with a large number of opportunities is required.
  • the clock selection circuit 200 is composed of only a digital logic circuit, and is capable of outputting the input clock signal as it is, the power of inverting the input clock signal, and not outputting the input clock signal. Since it is sufficient to provide a function for selecting one of the above, there is a feature that power consumption and layout area are small. In addition, since analog circuits do not use circuits that require dedicated design, the design and verification costs are low.
  • the clock selection control circuit 100 is not limited to the power used by inputting the division ratio setting signals M—N, —N, and N.
  • M and N may be input and MN and N may be generated and used internally.
  • the value of the denominator M of the division ratio is 2
  • the amount of hardware necessary for realizing the clock signal frequency dividing circuit according to the embodiment can be further reduced.
  • 2x2x2x2 32, such as 2 k (k is an integer), a number that is a power of 2 multiple times.
  • the frequency dividing circuit includes a clock selection control circuit 150 and an output clock selection circuit 200.
  • the output clock selection circuit 200 has the same configuration as that of Embodiment 1 described above, and the same reference numerals are given and detailed description thereof is omitted.
  • the clock selection control circuit 150 operates at the timing of the input clock signal, receives the division ratio setting signal 2M-N, and receives the clock selection circuit in each cycle of the input clock signal.
  • the clock selection control circuit 150 includes adders 160 and 161, a flip-flop circuit 162, and a NAND element 163.
  • the flip-flop circuit 162 operates based on the timing of the rising edge of the input clock signal (in FIG. 4, the illustration of the input clock signal is omitted! /). .
  • the addition result is 2 ( k + 1 ) or more, the value 1 is output to the carry output.
  • the clock selection control circuit 150 has a configuration in which the phase calculation circuit 105, the clock output determination circuit 106, and the clock phase determination circuit 107 in the clock selection control circuit 100 of the first embodiment are shared. This was made possible by limiting the value of the denominator M of the division ratio to a power of 2. Therefore, there is a feature that the amount of hardware necessary for realizing the clock selection control circuit 150 is small.
  • Input clock signal, output clock signal, and phase that is the result output of adder 160 Calculated value (a) 155, phase calculation carry value that is the carry output of adder 160 (a) 153, phase calculation value that is the result output of adder 161 (b) 156, phase calculation that is the carry output of adder 161
  • the clock phase control signal 101 that outputs the carry value (b) 154, the phase calculation carry value (a) 153 as it is, and the clock output control signal 102 that is the output of the NAND element 163 are shown.
  • the value 0 is output as the phase calculation carry value (a) 153.
  • the adder 161 calculates the phase calculation value (a) value 11 of 155 and the value of the division ratio setting signal to be input.
  • the value of 02 is 1. Therefore, the clock selection circuit 200 outputs the input clock signal as it is as the output clock signal.
  • flip-flop 162 holds value 6 of phase calculation value (b) 1 56 in cycle 0.
  • the clock selection circuit 200 inverts the input clock signal and outputs it as an output clock signal.
  • flip-flop 162 holds the value 12 of phase calculation value (b) 1 56 in cycle 1.
  • the value 1 is output as the phase calculation carry value (b) 154.
  • the clock selection circuit 200 does not output an input clock signal as an output clock signal.
  • flip-flop 162 holds value 2 of phase calculation value (b) 1 56 in cycle 2.
  • Phase calculation carry value (b) 1 is output as 54 respectively.
  • the clock selection circuit 200 outputs the input clock signal as it is as the output clock signal.
  • phase calculation value (a) l 55 is 3
  • the value of phase calculation carry value (a) l 5 3 is 1
  • the value of phase calculation value (b) l 56 is 14
  • Phase calculation carry value (b) The value of 54 is 0. Therefore, in cycle 4, the value of the clock phase control signal 101 is 1, and the value of the clock output control signal 102 is 1.
  • the clock selection circuit 200 inverts the input clock signal and outputs it as an output clock signal.
  • phase calculation value (a) l 55 is 15
  • the value of phase calculation carry value (a) l 53 is 0,
  • the value of phase calculation value (b) 156 is 10
  • the phase calculation Carry value (b) The value of 154 is 1. Therefore, in cycle 6, the value of the clock phase control signal 101 is 0, and the value of the clock output control signal 102 is 1.
  • the clock selection circuit 200 outputs the input clock signal as it is as an output clock signal.
  • phase calculation value (a) 155 is 5
  • the value of phase calculation carry value (a) l 5 3 is 1
  • the value of phase calculation value (b) 156 is 0,
  • the phase calculation Carry value (b) The value of 54 is 1. Therefore, in cycle 7, the value of the clock phase control signal 101 is 1, and the value of the clock output control signal 102 is 0.
  • the clock selection circuit 200 does not output an input clock signal as an output clock signal.
  • flip-flop 162 holds the value 0 of phase calculation value (b) l 56 in cycle 7.
  • the value of the clock phase control signal 101 is 0, and the value of the clock output control signal 102 is 1.
  • the clock selection circuit 200 outputs the input clock signal as it is as the output clock signal. This situation is similar to the cycle 0 situation described above. Therefore, after this, the operation from cycle 0 to cycle 7 is repeated.
  • the divided clock signal output from the divider circuit according to the second embodiment is the same as the divided clock signal output from the divider circuit according to the first embodiment.
  • the peripheral circuit outputs the input clock signal as it is.
  • the divided clock signal is generated by controlling the clock selection circuit 200 so as to select whether the signal is inverted and output or whether the input clock signal is not output.
  • the selection control described above operates so as to approximate the phase of an ideal frequency-divided clock signal with a constant cycle time, so that the minimum cycle time of the frequency-divided clock signal is expanded according to the frequency division ratio. Therefore, it is possible to generate a rational frequency division clock signal with a large variation in cycle time.
  • the clock selection circuit is controlled by limiting the value of the denominator M of the division ratio to a power of 2 in the two integers N and M that define the division ratio N / M. Therefore, it is possible to reduce the amount of hardware necessary for realizing the clock selection control circuit to be realized, and therefore, it is possible to realize a rational clock signal frequency dividing circuit with smaller power consumption and layout area.
  • the clock selection control circuit 150 is used by inputting the division ratio setting signal 2M-N.
  • the present invention is not limited to this. For example, you can enter M and N to generate and use 2M N inside! /.
  • FIG. 6 is a configuration diagram illustrating a clock selection circuit 300 according to the third embodiment.
  • the clock selection circuit 300 includes a selection control signal conversion circuit 350, AND elements 310 and 311, an OR element 312, an inverter element 313, flip-flop circuits 314 and 315, Consists of
  • the selection control signal conversion circuit 350 includes AND elements 351 and 352, an inverter 353, and a force, and generates a clock phase control signal 101 and a clock output control signal 102 generated by the clock selection control circuit. These are converted into a clock output control signal (p) 301 and a clock output control signal (n) 302, respectively, so as to be suitable for use in the configuration of the clock selection circuit 300.
  • the flip-flop circuit 314 latches the clock output control signal (P) 301 at the falling timing of the input clock signal, and outputs it as the clock output control signal (p) 303.
  • the flip-flop circuit 315 latches the clock output control signal (p) 302 at the rising timing of the input clock signal and outputs it as the clock output control signal (p) 304.
  • the AND element 310 masks the input clock signal based on the clock output control signal (p) 303. Specifically, the AND element 310 masks the input clock signal when the value of the clock output control signal 303 is 0. When the value of the clock output control signal 303 is 1, the input clock signal is not masked.
  • the inverter circuit 313 inverts the input clock signal.
  • the AND element 311 masks the signal obtained by inverting the input clock signal based on the clock output control signal (n) 304.
  • the OR element 312 joins the input clock signal that passes through the AND element 310 and the inverted signal of the input clock signal that passes through the AND element 311 and outputs it as an output clock signal.
  • Input clock signal, output clock signal, clock phase control signal 101 that is output of clock selection control circuit, clock output control signal 102, clock output control signal ( ⁇ ) 303 that is output of flip-flop circuit 314, flip-flop A clock output control signal ( ⁇ ) 304 that is an output of the clock circuit 315 is illustrated.
  • the clock phase control signal 101 and the clock output control signal 102 are the same as the control signals generated by the clock selection control circuit 100 according to the first embodiment or the clock selection control circuit 150 according to the second embodiment. Detailed description is omitted.
  • the selection control signal conversion circuit 350 outputs the input clock signal as it is from the clock phase control signal 101 and the clock output control signal 102 generated by the clock selection control circuit, and inverts and outputs the input clock signal.
  • the output is converted into a clock output control signal ( ⁇ ) 301 and a clock output control signal ( ⁇ ) 302 so as to select whether the input clock signal is not output or not. That is, the selection control signal conversion circuit 350, when outputting the input clock signal as it is, disables the mask function of the AND element 310 and enables the mask function of the AND element 311 to enable the clock output control signal ( p) Output value 1 as 301 and clock output control signal (n) Output value 0 as 302.
  • the selection control signal conversion circuit 350 When the input clock signal is inverted and output, in order to enable the mask function of the AND element 310 and disable the mask function of the AND element 311, the selection control signal conversion circuit 350 generates a clock output control signal (p) A value 0 is output as 301, and a value 1 is output as the clock output control signal (n) 302. Entering When the lock signal is not output, in order to enable the mask function of the AND element 310 and the mask function of the AND element 311, the selection control signal conversion circuit 350 uses the value 0 and the clock as the clock output control signal (P) 301. Outputs 0 as output control signal (n) 302.
  • the flip-flop circuit 314 latches the clock output control signal (P) 301 at the falling timing of the input clock signal and outputs it as the clock output control signal (p) 303, whereby the clock output control signal (P) Has a function of limiting the transition of 303 to the timing when the value of the input clock signal is zero.
  • the flip-flop circuit 315 latches the clock output control signal (p) 302 at the timing of the rising edge of the input clock signal, and outputs it as the clock output control signal (p) 304, whereby the clock output control signal (n) 304
  • This function has a function to limit the transition to the timing when the value of the input clock signal is 1. The above-described function suppresses the occurrence of glitches in the output clock signal, so that the timing design of the clock selection circuit and the clock selection control circuit can be facilitated.
  • an AND element is used as an element for masking an input clock signal or a signal obtained by inverting the input clock signal based on the clock output control signal, and the AND element having the above two masking functions.
  • an OR element is used as an element for merging signals passing through, it is not limited to this. Each may be an OR element and an AND element, or a circuit having an equivalent function may be used.
  • the clock selection circuit 400 includes an AND element 410, an XOR element 411, an OR element 412, flip-flop circuits 413 and 414, and a selection control signal conversion circuit 450.
  • the selection control signal conversion circuit 450 includes AND elements 451 and 453, and an inverter 452, and generates a clock phase control signal 101 and clock output control generated by the clock selection control circuit.
  • the signal 102 is converted into a clock output control signal 401 and a clock phase control signal 402, respectively, so as to be suitable for use in the configuration of the clock selection circuit 400.
  • the flip-flop circuit 413 latches the clock phase control signal 402 at the rising timing of the input clock signal and outputs it as the clock phase control signal 404.
  • the flip-flop circuit 414 latches the clock output control signal 401 at the falling timing of the input clock signal and outputs it as the clock output control signal 403.
  • the XOR element 411 controls whether to output the input clock signal as it is or to invert and output the input clock signal.
  • the OR element 412 outputs a logical sum of the clock output control signal 403 and the clock phase control signal 404 as a clock output control signal 405.
  • the AND element 410 masks the input clock signal or a signal obtained by inverting the input clock signal based on the clock output control signal 405.
  • Input clock signal, output clock signal, clock phase control signal 101 that is the output of the clock selection control circuit, clock output control signal 102, clock output control signal 403 that is the output of flip-flop circuit 414, flip-flop circuit 413 The clock phase control signal 404 which is the output of the OR element 412 and the clock output control signal 405 which is the output of the OR element 412 are shown.
  • the clock phase control signal 101 and the clock output control signal 102 are the same as the control signals generated by the clock selection control circuit 100 according to the first embodiment or the clock selection control circuit 150 according to the second embodiment. Detailed description is omitted.
  • the selection control signal conversion circuit 450 outputs the input clock signal as it is from the clock phase control signal 101 and the clock output control signal 102 generated by the clock selection control circuit, and inverts and outputs the input clock signal. Therefore, it is converted into a clock output control signal 401 and a clock phase control signal 402 so as to select whether the input clock signal is not output or not. That is, when the input clock signal is output as it is, the selection control signal conversion circuit 450 is configured to control the clock output in order to disable the function of inverting the input clock of the XOR element 411 and enable the mask function of the AND element 410.
  • the value 1 is output as the signal 401, and the value 0 is output as the clock phase control signal 402.
  • the selection control signal conversion circuit 450 When the input clock signal is inverted and output, enable the function to invert the input clock of the XOR element 411, and AND In order to invalidate the mask function of the element 410, the selection control signal conversion circuit 450 outputs the value 0 as the clock output control signal 401 and the value 1 as the clock phase control signal 402, respectively. When the input clock signal is not output, the selection control signal conversion circuit 450 outputs the value 0 as the clock output control signal 401 and the value 0 as the clock phase control signal 402 to enable the mask function of the AND element 410. To do.
  • the flip-flop circuit 413 latches the clock phase control signal 402 at the rising timing of the input clock signal and outputs it as the clock phase control signal 404, whereby the transition of the clock output control signal 405 is changed to the input clock signal. This is limited to the timing when the value of the inverted signal is 0.
  • the flip-flop circuit 414 latches the clock output control signal 401 at the falling timing of the input clock signal and outputs it as the clock output control signal 403, so that the transition of the clock output control signal 405 is changed to the value of the input clock signal. Limit to 0 timing. Since the functions of the flip-flop circuits 413 and 414 described above suppress the occurrence of glitches in the output clock signal, there is an effect that the timing design of the clock selection circuit and the clock selection control circuit can be facilitated.
  • an X OR element is used as an element for controlling the output clock signal as it is or the output power obtained by inverting the input clock signal.
  • the present invention is not limited to a force using an AND element as an element for masking an input clock signal or a signal obtained by inverting the input clock signal based on the clock output control signal 405.
  • XNOR elements and OR elements may be used for each, or circuits with equivalent functions may be used.
  • the control means applies an ideal frequency-divided clock signal having a frequency division ratio of N / M and a constant cycle time to the input clock signal.
  • a means for calculating the phase a means for determining whether or not to output the input clock signal to the output clock signal with reference to a result calculated by the means for calculating the phase, and a means for calculating the phase Referring to the calculated result, either the phase of the output clock signal when the input clock signal is output as it is or the phase of the output clock signal when the input clock signal is inverted and output as it is is the ideal It is desirable to have a configuration that includes a means for determining the near / close direction of the divided clock signal.
  • the control means includes a storage means, a value stored by the storage means, and a value obtained by subtracting an integer N from twice an integer M that defines the frequency division ratio.
  • the storage means stores the addition result of the second adder for each cycle of the input clock, and controls the clock selection circuit from carry signals of the first and second adders. This is a configuration that generates control signals.
  • the clock selection circuit includes means for masking the value of the input clock signal to the value 0 or value 1, means for inverting the value of the input clock signal, and input clock signal. It is desirable to provide a selection means for selecting whether the signal is not inverted! /, The signal, or the input clock signal is inverted.
  • the clock selection circuit includes means for masking the value of the input clock signal to the value 0 or value 1, and the value of the signal obtained by inverting the value of the input clock signal to the value 0. Or means for combining and outputting the means for masking to the value 1, the output of the means for masking the value of the input clock signal, and the output of the means for masking the value of the signal obtained by inverting the value of the input clock signal. It is good also as a structure provided.
  • the clock selection circuit is based on the value of the input control signal! /, Based on the value of the input clock signal or a value V obtained by inverting the value of the input clock signal.
  • the minimum cycle time of the divided clock signal in which the variation in the cycle time of the divided clock signal is small has many opportunities to increase according to the division ratio. Design with a small area ⁇ A clock signal divider circuit and clock signal divider method with low verification cost can be provided.
  • FIG. 1 is a configuration diagram illustrating a frequency divider circuit according to a first embodiment of the present invention.
  • FIG. 2 is a configuration diagram illustrating a clock selection control circuit according to the first embodiment of the present invention.
  • FIG. 3 is a timing chart showing an operation of the clock frequency divider circuit in the first exemplary embodiment of the present invention.
  • FIG. 4 is a configuration diagram illustrating a clock frequency divider circuit according to a second embodiment of the present invention.
  • FIG. 5 is a timing diagram showing an operation of the clock frequency divider circuit in the second embodiment of the present invention.
  • Fig. 6 is a configuration diagram showing a clock frequency divider circuit in the third embodiment of the present invention.
  • FIG. 7 is a timing chart showing the operation of the clock frequency divider circuit in the third embodiment of the present invention.
  • FIG. 8 is a configuration diagram showing a clock frequency dividing circuit according to a fourth embodiment of the present invention.
  • FIG. 9 is a timing chart showing the operation of the clock frequency divider circuit in the fourth embodiment of the present invention.
  • FIG. 10 is a timing diagram showing an operation example of rational clock frequency division according to a related technique. Explanation of symbols

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Description

明 細 書
クロック信号分周回路及びクロック信号分周方法
技術分野
[0001] 本発明は、クロックの任意の有理数分周を低電力、低面積かつ低設計コストで実現 するクロック信号分周回路及びクロック信号分周方法に関する。
背景技術
[0002] ある周波数のクロック信号から、より低い周波数のクロック信号を分周して生成する クロック分周回路において、分周比、すなわち分周前のクロック信号の周波数と分周 後のクロック信号の周波数との比力 Sl/M (Mは整数）の分周回路 (整数分周回路） は、カウンタ回路を用いてことで、容易に実現することができる。
[0003] 一方、分周比が N/M (N、 Mは整数)であっても、分周が可能な分周回路（有理数 分周回路）が提案されている（例えば、特許文献 1、特許文献 2)。
[0004] これらの関連する技術によれば、分周比の分子を設定する値 (分周比 N/Mにお ける Nの値)を、入力クロック信号のサイクル毎に累積的に加算し、その加算結果が 分周比の分母を設定する値 (分周比 N/Mにおける Mの値)より大きくなつた場合に は、その加算結果から Mを引ぐという動作を行い、その加算結果を参照して、入カク ロック信号のノ ルスを適切に間引くことにより、有理数分周を実現している。
[0005] また関連する技術として、位相補間回路（Phase Interporator)を使用したクロック生 成回路が提案されている（例えば、特許文献 3)。特許文献 3によれば、位相補間回 路によって、入力クロック信号のエッジ以外のタイミングでエッジを生成することができ るので、サイクル時間が一定の有理数分周クロック信号を生成することができる。 特許文献 1：特開 2005-45507号公報
特許文献 2：特開 2006- 148807号公報
特許文献 3 :特開 2002- 57578号公報
発明の開示
発明が解決しょうとする課題
[0006] 特許文献 1、または特許文献 2に記載のクロック分周回路は、入力クロック信号のパ ノレスを選択的に間引くことで分周を実現しているため、分周クロック信号のノ レス出 力のタイミングは、入力クロック信号のノ ルスのタイミングに制限される。
[0007] そのため、分周クロック信号のサイクル時間がサイクル毎に大きく変化してしまうとい う問題がある。また、サイクル時間の最小値が分周比に比例して増加しないので、分 周クロック信号で駆動される回路の最大遅延の制約を周波数に応じて緩和できない という問題がある。特に分周比が 1から 1/2の場合にサイクル時間が増加しないので 、電力を削減する為にサイクル時間に応じて電圧を制御する動的周波数電圧制御（ DVFS: Dynamic Voltage Frequency Scaling)向けのクロック生成には、適用できな いという問題がある。
[0008] 図 10を参照して、上記関連する技術による有理数分周における問題の具体例を説 明する。図 10には、上記技術によるクロック分周例であり、入力クロック信号（8/8) に対して、分周比 7/8〜1/8で分周した出力クロック信号を示している。
[0009] 図 10からも明らかなように、分周比が;!〜 1/2に相当する分周比 7/8〜5/8に おいて、分周クロック信号のサイクル時間の最小値は入力クロック信号の 1サイクルの ままであり、分周比に応じて増加しないという問題がある。また、例えば分周比が 5/ 8の場合において、分周クロック信号のサイクル時間の最大値は入力クロック信号の 2 サイクルであり、従って、分周クロック信号のサイクル時間は、入力クロック信号の;!〜 2サイクルの間をサイクル毎に変動するという問題がある。
[0010] 特許文献 3に記載のクロック分周回路は、位相補間回路によって、サイクル時間が 一定の有理数分周クロック信号を生成することができるものの、位相補間回路は比較 的低周波数の入力クロック信号、例えば 500MHz以下の周波数の入力クロック信号 を分周する場合、大きな容量を必要とするため、消費電力やレイアウト面積が大きぐ ノイズに弱いという問題がある。また、アナログ回路のため専用設計を必要とし、設計 •検証コストが大きいという問題がある。
[0011] 本発明の目的は、上記問題点を解決するものであって、分周クロック信号のサイク ル時間の変動が小さぐ分周クロック信号の最小のサイクル時間が分周比に応じて拡 大される機会が多ぐ消費電力やレイアウト面積が小さぐ設計 ·検証コストが小さいク ロック信号分周回路及びクロック信号分周方法を提供することにある。 課題を解決するための手段
[0012] 前記目的を達成するため、本発明に係るクロック信号分周回路は、分周比が 2つの 整数 N及び Mの比である N/Mで規定されるクロック信号分周回路において、入カク ロック信号をそのまま出力する力、、入力クロック信号を反転して出力する力、、入力クロ ック信号を出力しないか、のいずれかを選択するクロック選択回路と、前記クロック選 択回路の前記選択を制御する制御信号を生成する制御手段とを備え、前期制御手 段は前記入力クロック信号のサイクル毎に、前記クロック選択回路の前記選択を制御 することを特徴とするものである。
[0013] 本発明のクロック信号分周方法は、分周比が 2つの整数 N及び Mの比である N/ Mで規定されるクロック信号を出力するクロック信号分周方法において、
入力クロック信号をそのまま出力する力、、入力クロック信号を反転して出力するか、 入力クロック信号を出力しないか、のいずれかを選択する選択ステップと、
前記選択ステップでの前記選択を制御する制御信号を生成する制御ステップとを 有し、
前記制御ステップにおいて、前記入力クロック信号のサイクル毎に、前記クロック選 択回路の前記選択を制御することを特徴とするものである。
発明の効果
[0014] 本発明によれば、入力クロック信号をそのまま出力する力、、入力クロック信号を反転 して出力するか、入力クロック信号を出力しないか、のいずれかを、サイクル時間が一 定の理想的な分周クロック信号の位相を近似するように選択して、分周クロック信号 を生成するので、分周クロック信号の最小のサイクル時間が分周比に応じて拡大され る機会が多ぐサイクル時間の変動が小さい有理数分周クロック信号を生成すること ができる。
[0015] また、本発明によれば、ディジタル論理回路のみで構成され、入力クロック信号をそ のまま出力するか、入力クロック信号を反転して出力する力、、入力クロック信号を出力 しないか、のいずれかを選択する機能を提供すれば十分であるので、消費電力ゃレ ィアウト面積が小さぐ設計'検証コストが小さい有理数分周回路を実現することがで きる。 発明を実施するための最良の形態
[0016] 次に、本発明の実施形態について図面を参照して詳細に説明する。
(実施形態 1)
[0017] 実施形態 1に係るクロック信号分周回路は図 1に示すように、クロック選択制御回路 100と、出力クロック選択回路 200とから構成され、入力クロック信号を分周比 N/M (M、 Nは整数)で分周し、出力クロック信号として出力するものである。
[0018] クロック選択制御回路 100は、入力クロック信号のタイミングで動作し、分周比の設 定信号 M— N, — N、及び Nを参照して、クロック位相制御信号 101、及びクロック出 力制御信号 102を、入力クロック信号のサイクル毎に生成する。クロック選択制御回 路 100は、位相計算回路 105と、クロック出力判定回路 106と、クロック位相判定回 路 107とから構成されている。
[0019] 位相計算回路 105は、分周比が N/Mであり、かつサイクル時間が一定である理 想的な分周クロック信号の、入力クロック信号に対する位相を、入力クロック信号のサ イタル毎に計算する。
[0020] クロック出力判定回路 106は、位相計算回路 105が計算した位相計算結果を参照 して、入力クロック信号を出力クロック信号に出力するか否力、を判定し、クロック出力 制御信号 102として出力する。
[0021] より詳細には、クロック出力判定回路 106は、位相計算結果が入力クロック信号の 1 サイクル未満を示して!/、る場合、クロック選択回路 200が入力クロック信号を出力クロ ック信号に出力するように制御する制御値を、クロック出力制御信号 102に出力する 。クロック出力判定回路 106は、位相計算結果が入力クロック信号の 1サイクル以上 を示して!/、る場合、クロック選択回路 200が入力クロック信号を出力クロック信号に出 力しないように制御する制御値を、クロック出力制御信号 102に出力する。
[0022] クロック位相判定回路 107は、位相計算回路 105が計算する入力クロック信号に対 する理想的な分周クロック信号の位相を参照し、入力クロック信号をそのまま出力す る場合の出力クロック信号の位相と、入力クロック信号を反転してそのまま出力する場 合の出力クロック信号の位相のいずれかのうち、より理想的な分周クロック信号の位 相に近い方を判断し、より理想的な分周クロック信号の位相に近い方をクロック選択 回路 200が選択する制御値を、クロック位相制御信号 101に出力する。
[0023] より詳細には、クロック位相判定回路 107は、位相計算結果が入力クロック信号の 0 . 5サイクル未満を示している場合、クロック選択回路 200が入力クロック信号をその まま出力クロック信号に出力するように制御する制御値を、クロック位相制御信号 101 に出力する。クロック位相判定回路 107は、位相計算結果が入力クロック信号の 0. 5 サイクル以上を示して!/、る場合、クロック選択回路 200が入力クロック信号を反転して 出力クロック信号に出力するように制御する制御値を、クロック位相制御信号 101に 出力する。
[0024] クロック選択回路 200は、クロック位相制御信号 101、及びクロック出力制御信号 1 02で与えられる出力クロック制御信号に基づいて、入力クロック信号をそのまま出力 するか、入力クロック信号を反転して出力する力、、入力クロック信号を出力しないか、 のいずれかを選択する。
[0025] クロック選択回路 200は、 AND回路 210と、インバータ回路 211と、及びセレクタ回 路 212とから構成されている。
[0026] AND回路 210は、入力クロック信号を、クロック出力制御信号 102に基づいてマス クする。具体的に説明すると、 AND回路 210は、クロック出力制御信号 102の値が 0 の場合、入力クロック信号をマスクする。 AND回路 210は、クロック出力制御信号 10 2の値が 1の場合、入力クロック信号をマスクしない。
[0027] インバータ回路 211は、入力クロック信号を反転する。セレクタ回路 212は、入カク ロック信号をそのまま出力クロック信号に出力する力、、あるいは入力クロック信号を反 転した信号を出力クロック信号に出力するかを、クロック位相制御信号 101に基づい て選択する。
[0028] セレクタ回路 212は、クロック位相制御信号 101の値が 0の場合、入力クロック信号 をそのまま出力クロック信号に出力する。セレクタ回路 212は、クロック位相制御信号 101の値が 1の場合、入力クロック信号を反転した信号を出力クロック信号に出力す
[0029] 以上のように、クロック選択回路 200は、クロック位相制御信号 101、及びクロック出 力制御信号 102に基づいて、クロック位相制御信号 101の値が 0、クロック出力制御 信号 102の値が 1の場合、入力クロック信号をそのまま出力クロック信号として出力す る。クロック選択回路 200は、クロック位相制御信号 101の値が 1、クロック出力制御 信号 102の値が 1の場合、入力クロック信号を反転して出力クロック信号として出力す る。クロック選択回路 200は、クロック出力制御信号 102の値が 0の場合、入力クロッ ク信号をマスクすることで、出力クロック信号としてのクロック信号を出力しない。
[0030] クロック選択制御回路 100は、分周比の設定信号 M— N, — N、 Nを入力し、入力 クロック信号の各サイクルにおけるクロック選択回路 200の制御信号である、クロック 位相制御信号 101、及びクロック出力制御信号 102を生成する。
[0031] 図 2を参照して、クロック選択制御回路 100の構成の詳細について説明する。クロッ ク選択回路 100の位相計算回路 105は、セレクタ回路 114と、加算器 110と、フリップ フロップ回路 120及び 121から構成されている。クロック選択制御回路 100のクロック 出力判定回路 106は、大小比較器 112から構成されている。クロック選択制御回路 1 00のクロック位相判定回路 107は、 2倍乗算器 115と、大小比較器 113とから構成さ れている。
[0032] 位相計算回路 105のフリップフロップ回路 120及び 121は、入力クロック信号の立 ち上がりエッジのタイミングに基づいて動作する（図 2においては、入力クロック信号 の図示は省略している）。
[0033] 次に図 3を参照して、クロック選択制御回路 100の動作について説明する。図 3は、 分周比 N/M = 5/8の時のクロック選択制御回路 100の動作を示すタイミング図で ある。図 3には、入力クロック信号、出力クロック信号、及び、加算器 110の出力であ る位相計算値 103、大小比較器 113の出力であるクロック位相制御信号 101、大小 比較器 112の出力であるクロック出力制御信号 102、を図示している。また、比較の ために、分周比が 5/8でかつ、サイクル時間が一定である理想的な分周クロック信 号、及びその入力クロック信号に対する位相を図示して!/、る。
[0034] 図 3において、サイクル 0では、位相計算値 103の値は 0であるとする。 2倍乗算器 1 15は、位相計算値 103の値を 2倍にして、大小比較器 113へ出力する。
[0035] 大小比較器 113は、位相計算値 103の値を 2倍した値と、 Nの比較結果とを参照し て、位相計算値 103の 2倍の値が N以上であれば値 1を、位相計算値 103の 2倍の 値が Nの未満であれば値 0を、クロック位相制御信号 101に出力する。
[0036] サイクル 0では、クロック位相制御信号 101の値は 0である。大小比較器 112は、位 相計算値 103と Nの比較結果とを参照して、位相計算値 103が N以上であれば値 0 を、位相計算値 103が N未満であれば値 1を、クロック出力制御信号 102に出力する 。サイクル 0では、クロック出力制御信号 102の値は 1である。
[0037] 従って、クロック選択回路 200は、入力クロック信号をそのまま出力クロック信号とし て出力する。これは、入力クロック信号をそのまま出力クロック信号として出力する方 1S 入力クロック信号を反転して出力するよりも、理想的な分周クロック信号の位相に より近いことに対応する。
[0038] 次に、サイクル 1において、フリップフロップ 121はサイクル 0における大小比較器 1 12の結果、すなわち位相計算値 103が N未満であった旨を保持している。
[0039] セレクタ回路 114は、フリップフロップ 121に保持されている前サイクルの大小比較 器 112の結果を参照して、位相計算値 103が N以上であったならば入力— Nを選択 し、位相計算値 103が N未満であったならば入力 M— Nを選択する。
[0040] 従ってサイクル 1では、セレクタ回路 114は入力 M— N = 8— 5 = 3を選択する。フリ ップフロップ 120は、サイクル 0における位相計算値 103の値 0を保持している。従つ て、位相計算値 103の値は、加算器 110の出力 0 + 3 = 3となる。
[0041] 大小比較器 113は、位相計算値 103の値を 2倍した値 6と、 N ( = 5)の比較結果と を参照して、位相計算値 103の 2倍の値が N以上であるので、クロック位相制御信号 101に値 1を出力する。大小比較器 112は、位相計算値 103と Nの比較結果とを参 照して、位相計算値 103の値 3は N ( = 5)未満であるので、クロック出力制御信号 10 2に直 1を出力する。
[0042] 従って、クロック選択回路 200は、入力クロック信号を反転して出力クロック信号に 出力する。これは、入力クロック信号をそのまま出力クロック信号に出力するよりも、入 カクロック信号を反転して出力する方力 S、理想的な分周クロック信号の位相により近 いことに対応する。
[0043] 次にサイクル 2において、フリップフロップ 121は、サイクル 1において位相計算値 1 03が N未満であった旨を保持している。 [0044] 従って、セレクタ回路 114は、入力 M— N = 3を選択して出力する。フリップフロップ 120は、サイクル 1における位相計算値 103の値 3を保持している。従って、位相計 算値 103の値は、カロ算器 110の 3 + 3 = 6となる。
[0045] 大小比較器 113は、位相計算値 103の値を 2倍した値 12と、 N ( = 5)の比較結果と を参照して、位相計算値 103の 2倍の値が N以上であるので、クロック位相制御信号 101に値 1を出力する。大小比較器 112は、位相計算値 103と Nの比較結果とを参 照して、位相計算値 103の値 3は N ( = 5)以上であるので、クロック出力制御信号 10 2に値 0を出力する。従って、クロック選択回路 200は、出力クロック信号として入カク ロック信号を出力しない。
[0046] 次にサイクル 3において、フリップフロップ 121は、サイクル 2において位相計算値 1 03の値が N以上であった旨を保持して!/、る。
[0047] 従って、セレクタ回路 114は入力一 N=— 5を選択して出力する。フリップフロップ 1 20は、サイクル 2における位相計算値 103の値 6を保持している。従って、位相計算 値 103の値は、加算器 110の出力 6— 5 = 1となる。
[0048] 大小比較器 113は、位相計算値 103の値を 2倍した値 2と、 N ( = 5)の比較結果と を参照して、位相計算値 103の 2倍の値が N未満であるので、クロック位相制御信号 101に値 0を出力する。大小比較器 112は、位相計算値 103と Nの比較結果とを参 照して、位相計算値 103の値 3は N ( = 5)未満であるので、クロック出力制御信号 10 2に直 1を出力する。
[0049] 従って、クロック選択回路 200は、入力クロック信号をそのまま出力クロック信号とし て出力する。これは、入力クロック信号をそのまま出力クロック信号に出力する方が、 入力クロック信号を反転して出力するよりも、理想的な分周クロック信号の位相により 近いことに対応する。
[0050] 同様にサイクル 4において、位相計算値 103の値は 1 + 3 = 4、クロック位相制御信 号 101の値は 1、クロック出力制御信号 102の値は 1、となる。従って、クロック選択回 路 200は、入力クロック信号を反転して出力クロック信号として出力する。これは、入 カクロック信号をそのまま出力クロック信号に出力するよりも、入力クロック信号を反転 して出力する方が、理想的な分周クロック信号の位相により近いことに対応する。 [0051] 同様にサイクル 5において、位相計算値 103の値は 4 + 3 = 7、クロック位相制御信 号 101の値は 1、クロック出力制御信号 102の値は 0、となる。従って、クロック選択回 路 200は、出力クロック信号として入力クロック信号を出力しない。
[0052] 同様にサイクル 6において、位相計算値 103の値は 7— 5 = 2、クロック位相制御信 号 101の値は 0、クロック出力制御信号 102の値は 1、となる。従って、クロック選択回 路 200は、入力クロック信号をそのまま出力クロック信号として出力する。これは、入 カクロック信号をそのまま出力クロック信号に出力する方力 S、入力クロック信号を反転 して出力するよりも、理想的な分周クロック信号の位相により近いことに対応する。
[0053] 同様にサイクル 7において、位相計算値 103の値は 2 + 3 = 5、クロック位相制御信 号 101の値は 1、クロック出力制御信号 102の値は 0、となる。従って、クロック選択回 路 200は、出力クロック信号として入力クロック信号を出力しない。
[0054] 次にサイクル 7の次のサイクル 0において、フリップフロップ 121は、サイクノレ 7にお
V、て位相計算値 103が N以上であった旨を保持して!/、る。
[0055] 従って、セレクタ回路 114は入力一 N=— 5を選択して出力する。フリップフロップ 1
20は、サイクル 7における位相計算値 103の値 5を保持している。従って、位相計算 ィ直 103のィ直は、カロ算器 111の 5— 5 = 0となる。
[0056] 大小比較器 113は、位相計算値 103の値を 2倍した値と、 Nの比較結果とを参照し て、位相計算値 103の 2倍の値が N未満であるので、クロック位相制御信号 101の値 は 0である。大小比較器 112は、位相計算値 103と Nの比較結果とを参照して、位相 計算値 103の値が N未満であるので、クロック出力制御信号 102の値は 1である。
[0057] 従って、クロック選択回路 200は、入力クロック信号をそのまま出力クロック信号とし て出力する。この状況は、先に説明したサイクル 0の状況と同様である。従って、この 後、サイクル 0からサイクル 7の動作を繰り返すこととなる。
[0058] 以上説明したように、実施形態 1においては、サイクル 1とサイクル 4とにおいて、入 カクロック信号を反転して出力クロック信号として出力している。
[0059] 従って、例えばサイクル 0での出力クロック信号の立ち上がりから、サイクル 1での出 カクロック信号の立ち上がりまでのサイクル時間は、入力クロック信号の 1. 5サイクノレ に拡大される。同様に、サイクル 3での出力クロック信号の立ち上がりから、サイクル 4 での出力クロック信号の立ち上がりまでのサイクル時間は、入力クロック信号の 1. 5 サイクルに拡大される。
[0060] 以上のように、実施形態 1に係る有理数分周回路によれば、分周クロック信号の最 小のサイクル時間は、分周比に応じて入力クロック信号の 1. 5サイクルに拡大するこ とが可能である。また、分周クロック信号のサイクル時間の最大値は、例えばサイクノレ 6での出力クロック信号の立ち上がりから、サイクル 0での出力クロック信号の立ち上 力 Sりまでの、入力クロック信号の 2サイクルである。
[0061] 実施形態 1に係る有理数分周回路によれば、分周クロック信号の最小のサイクル時 間の変動は、入力クロック信号の 1. 5〜2サイクルであり、サイクル時間のサイクル毎 の変動が小さレ、とレ、う特徴がある。
[0062] 実施形態 1に係るクロック分周回路は、入力クロック信号をそのまま出力する力、、入 カクロック信号を反転して出力する力、、入力クロック信号を出力しないか、のいずれか を選択するようにクロック選択回路 200を制御して、分周クロック信号を生成する。上 記その選択の制御は、サイクル時間が一定の理想的な分周クロック信号の位相を近 似するように動作するので、分周クロック信号の最小のサイクル時間が分周比に応じ て拡大される機会が多ぐサイクル時間の変動が小さい有理数分周クロック信号を生 成すること力 Sでさる。
[0063] 実施形態 1によるクロック選択回路 200は、ディジタル論理回路のみで構成され、入 カクロック信号をそのまま出力する力、、入力クロック信号を反転して出力する力、、入力 クロック信号を出力しないか、のいずれかを選択する機能を提供すれば十分である ので、消費電力やレイアウト面積が小さいという特徴がある。また、アナログ回路ゃ専 用設計を必要とする回路を使用しないので、設計 ·検証コストが小さいという特徴があ
[0064] 尚、実施形態 1では、クロック選択制御回路 100は、分周比の設定信号 M— N, — N、及び Nを入力して使用した力 これに限るものではない。例えば M及び Nを入力 して、内部で M— N及び Nを生成して使用しても良い。
(実施形態 2)
[0065] 分周比 N/Mを規定する 2つの整数 N及び Mにおいて、分周比の分母 Mの値を 2 の累乗に限定する場合、実施形態によるクロック信号分周回路の実現に必要なハー ドウエア量を、さらに小さくすることが可能である。
[0066] 実施形態 2では、分周比の分母 Mの値を 2の累乗の値に限定することで、必要なハ 一ドウエア量を削減したクロック信号分周回路の実現方法について説明する。
[0067] ここで、 2の累乗の値とは、例えば、 23 = 2x2x2 = 8、 24 = 2x2x2x2 = 16, 25 = 2x
2x2x2x2 = 32などの、 2k(kは整数）で表される、 2を複数回累乗した数である。
[0068] 実施形態 2に係る分周回路は図 4に示すように、クロック選択制御回路 150と、出力 クロック選択回路 200とから構成されて!/、る。出力クロック選択回路 200は上述した実 施形態 1と同一の構成であり、同一番号を付して詳細な説明は省略する。
[0069] クロック選択制御回路 150は、入力クロック信号のタイミングで動作し、分周比の設 定信号 2M— Nを入力して、入力クロック信号の各サイクルにおけるクロック選択回路
200の制御信号である、クロック位相制御信号 101、及びクロック出力制御信号 102 を生成する。
[0070] 具体的に説明すると、クロック選択制御回路 150は、加算器 160及び 161と、フリツ プフロップ回路 162と、 NAND素子 163とから構成されている。
[0071] フリップフロップ回路 162は、入力クロック信号の立ち上がりエッジのタイミングに基 づレ、て動作する（図 4にお!/、ては、入力クロック信号の図示は省略して!/、る）。
[0072] ここで、分周比の分母 Mは、 2の累乗の値 M = 2kで表されるとすると、加算器 160 及び 161は、 k+ 1ビット幅の加算器である。すわなち、加算結果が 2(k+ 1)以上になる 場合、キャリー出力に値 1が出力される。
[0073] クロック選択制御回路 150は、実施形態 1のクロック選択制御回路 100における、位 相計算回路 105、クロック出力判定回路 106、及びクロック位相判定回路 107を共通 化した構成である。これは、分周比の分母 Mの値を 2の累乗の値に限定したことで可 能となった。そのため、クロック選択制御回路 150の実現に必要なハードウェア量が 小さいという特長がある。
[0074] 次に図 5を参照して、クロック選択制御回路 150の動作について説明する。図 5は、 分周比 N/M = 5/8の時のクロック選択制御回路 150の動作を示すタイミング図で ある。入力クロック信号、出力クロック信号、及び、加算器 160の結果出力である位相 計算値 (a)155、加算器 160のキャリー出力である位相計算キャリー値 (a)153、加算 器 161の結果出力である位相計算値 (b)156、加算器 161のキャリー出力である位相 計算キャリー値 (b)154、位相計算キャリー値 (a)153の値をそのまま出力するクロック 位相制御信号 101、 NAND素子 163の出力であるクロック出力制御信号 102、を図 示している。
[0075] ここで、分周比の分母 Mは M = 8 = 23 = 2k、すなわち k= 3であるので、加算器 160
、及び 161は k+ 1 = 3+ 1 =4ビット幅の加算器であり、従って、加算結果が 2(k+ 1) =
24= 16以上の場合、キャリー出力に値 1が出力される。
[0076] 図 5において、サイクル 0ではフリップフロップ 162が保持する値は、 0であるとする。
加算器 160は、フリップフロップ 162が保持する値 0と、入力する分周比設定信号の 値 2M— N = 2x8— 5 = 11とをカロ算し、位相計算値 (a)155に値 11を、位相計算キヤ リー値 (a)153として値 0を出力する。
[0077] 加算器 161は、上記位相計算値 (a)155の値 11と、入力する分周比設定信号の値
2M— N= l lとを加算する。加算結果は 11 + 11 = 22となるので、加算器 161は、位 相計算キャリー値 (b)154として値 1を出力する。加算器 161は、位相計算値 (b)156と して下位 4ビットの値 6を出力する。
[0078] 従って、サイクル 0ではクロック位相制御信号 101の値は 0、クロック出力制御信号 1
02の値は 1である。従って、クロック選択回路 200は、入力クロック信号をそのまま出 カクロック信号として出力する。
[0079] 次にサイクル 1において、フリップフロップ 162はサイクル 0における位相計算値 (b)l 56の値 6を保持している。
[0080] 加算器 160は、上記フリップフロップ 162が保持する値 6と、入力する分周比設定 信号の値 2M— N= 11とを加算する。加算結果は 6 + 11 = 17となるので、加算器 16 0は、位相計算キャリー値 (a)153として値 1を出力する。加算器 160は、位相計算値（ a)155として下位 4ビットの値 1を出力する。加算器 161は、上記位相計算値 (a)155 の値 1と、入力する分周比設定信号の値 2M— N= l lとを加算し、位相計算値 (b)15 6として値 12を、位相計算キヤリ一値 (b) 154として値 0をそれぞれ出力する。
[0081] 従って、サイクル 1ではクロック位相制御信号 101の値は 1、クロック出力制御信号 1 02の値は 1である。従って、クロック選択回路 200は、入力クロック信号を反転して出 カクロック信号として出力する。
[0082] 次にサイクル 2において、フリップフロップ 162はサイクル 1における位相計算値 (b)l 56の値 12を保持している。
[0083] 加算器 160は、上記フリップフロップ 162が保持する値 12と、入力する分周比設定 信号の値 2M— N= l lとを加算し、位相計算値 (a)l 55として値 7を、位相計算キヤリ 一値 (a)l 53として値 1をそれぞれ出力する。加算器 161は、上記位相計算値 (a)155 の値 7と、入力する分周比設定信号の値 2M— N= l lとを加算し、位相計算値 (b)15 6として値 2を、位相計算キャリー値 (b)154として値 1をそれぞれ出力する。
[0084] 従って、サイクル 2ではクロック位相制御信号 101の値は 1、クロック出力制御信号 1 02のィ直は 0である。従って、クロック選択回路 200は、出力クロック信号として入力クロ ック信号を出力しない。
[0085] 次にサイクル 3において、フリップフロップ 162はサイクル 2における位相計算値 (b)l 56の値 2を保持している。
[0086] 加算器 160は、上記フリップフロップ 162が保持する値 2と、入力する分周比設定 信号の値 2M— N= l lとを加算し、位相計算値 (a)155として値 13を、位相計算キヤ リー値 (a)l 53として値 0をそれぞれ出力する。加算器 161は、上記位相計算値 (a)15 5の値 13と、入力する分周比設定信号の値 2M— N= 11とを加算し、位相計算値 (b) 156として値 8を、位相計算キャリー値 (b)l 54として値 1をそれぞれ出力する。
[0087] 従って、サイクル 3ではクロック位相制御信号 101の値は 0、クロック出力制御信号 1 02の値は 1である。従って、クロック選択回路 200は、入力クロック信号をそのまま出 カクロック信号として出力する。
[0088] 同様にサイクル 4において、位相計算値 (a)l 55の値は 3、位相計算キャリー値 (a)l 5 3の値は 1、位相計算値 (b)l 56の値は 14、位相計算キャリー値 (b)l 54の値は 0にな る。従って、サイクル 4ではクロック位相制御信号 101の値は 1、クロック出力制御信号 102の値は 1である。クロック選択回路 200は、入力クロック信号を反転して出力クロ ック信号として出力する。
[0089] 同様にサイクル 5において、位相計算値 (a)l 55の値は 9、位相計算キャリー値 (a)l 5 3の値は 1、位相計算値 (b)l 56の値は 4、位相計算キャリー値 (b)l 54の値は 1になる 。従って、サイクル 5ではクロック位相制御信号 101の値は 1、クロック出力制御信号 1 02のィ直は 0である。クロック選択回路 200は、出力クロック信号として入力クロック信 号を出力しない。
[0090] 同様にサイクル 6において、位相計算値 (a)l 55の値は 15、位相計算キャリー値 (a)l 53の値は 0、位相計算値 (b)156の値は 10、位相計算キャリー値 (b)154の値は 1にな る。従って、サイクル 6ではクロック位相制御信号 101の値は 0、クロック出力制御信号 102の値は 1である。クロック選択回路 200は、入力クロック信号をそのまま出力クロッ ク信号として出力する。
[0091] 同様にサイクル 7において、位相計算値 (a)155の値は 5、位相計算キャリー値 (a)l 5 3の値は 1、位相計算値 (b)156の値は 0、位相計算キャリー値 (b)l 54の値は 1になる 。従って、サイクル 7ではクロック位相制御信号 101の値は 1、クロック出力制御信号 1 02のィ直は 0である。クロック選択回路 200は、出力クロック信号として入力クロック信 号を出力しない。
[0092] 次にサイクル 7の次のサイクル 0において、フリップフロップ 162はサイクル 7におけ る位相計算値 (b)l 56の値 0を保持している。加算器 160は、上記フリップフロップ 16 2が保持する値 0と、入力する分周比設定信号の値 2M— N= 11とを加算し、位相計 算値 (a)l 55として値 11を、位相計算キャリー値 (a)l 53として値 0をそれぞれ出力する 。加算器 161は、上記位相計算値 (a)155の値 11と、入力する分周比設定信号の値 2M— N= l lとを加算し、位相計算値 (b)l 56として値 6を、位相計算キャリー値 (b)l 5 4として値 1をそれぞれ出力する。
[0093] 従って、クロック位相制御信号 101の値は 0、クロック出力制御信号 102の値は 1で ある。クロック選択回路 200は、入力クロック信号をそのまま出力クロック信号として出 力する。この状況は、先に説明したサイクル 0の状況と同様である。従って、この後、 サイクル 0からサイクル 7の動作を繰り返すこととなる。
[0094] 以上説明したように実施形態 2による分周回路が出力する分周クロック信号は、実 施形態 1による分周回路が出力する分周クロック信号と同一であり、実施形態 2による クロック分周回路も同様に、入力クロック信号をそのまま出力するカ 入力クロック信 号を反転して出力するか、入力クロック信号を出力しないか、のいずれかを選択する ようにクロック選択回路 200を制御して、分周クロック信号を生成する。上記その選択 の制御は、サイクル時間が一定の理想的な分周クロック信号の位相を近似するように 動作するので、分周クロック信号の最小のサイクル時間が分周比に応じて拡大される 機会が多ぐサイクル時間の変動が小さい有理数分周クロック信号を生成することが できる。
[0095] 実施形態 2によれば、分周比 N/Mを規定する 2つの整数 N及び Mにおいて、分 周比の分母 Mの値を 2の累乗に限定することで、クロック選択回路を制御するクロック 選択制御回路の実現に必要なハードウェア量を削減することが可能であり、従って、 消費電力やレイアウト面積がより小さい有理数クロック信号分周回路を実現すること ができる。
[0096] 尚、実施形態 2では、クロック選択制御回路 150は、分周比の設定信号 2M— Nを 入力して使用したが、これに限るものではない。例えば M及び Nを入力して、内部で 2M Nを生成して使用しても良!/、。
(実施形態 3)
[0097] 次に図 6を参照して、クロック選択回路の別の例を実施形態 3として説明する。図 6 は、実施形態 3によるクロック選択回路 300を示す構成図である。
[0098] クロック選択回路 300は図 6に示すように、選択制御信号変換回路 350と、 AND素 子 310及び 311と、 OR素子 312と、インノ ータ素子 313と、フリップフロップ回路 314 及び 315とから構成される。
[0099] 選択制御信号変換回路 350は、 AND素子 351及び 352と、インノ ータ 353と力、ら 構成され、クロック選択制御回路が生成するクロック位相制御信号 101、及びクロック 出力制御信号 102を、クロック選択回路 300の構成での使用に適するように、それぞ れクロック出力制御信号 (p)301、及びクロック出力制御信号 (n)302に変換する。
[0100] フリップフロップ回路 314は、入力クロック信号の立ち下りのタイミングでクロック出力 制御信号 (P)301をラッチし、クロック出力制御信号 (p)303として出力する。フリップフ ロップ回路 315は、入力クロック信号の立ち上りのタイミングでクロック出力制御信号（ p)302をラッチし、クロック出力制御信号 (p)304として出力する。 [0101] AND素子 310は、入力クロック信号を、クロック出力制御信号 (p)303に基づいてマ スクする。具体的に説明すると、 AND素子 310は、クロック出力制御信号 303の値が 0の場合、入力クロック信号をマスクする。クロック出力制御信号 303の値が 1の場合 、入力クロック信号をマスクしない。
[0102] インバータ回路 313は、入力クロック信号を反転する。 AND素子 311は、入力クロ ック信号を反転した信号を、クロック出力制御信号 (n)304に基づいてマスクする。 OR 素子 312は、 AND素子 310を通過する入力クロック信号と、 AND素子 311を通過 する入力クロック信号を反転した信号を合流し、出力クロック信号として出力する。
[0103] 次に図 7を参照して、クロック選択回路 300の動作について説明する。図 7は、分周 比 N/M = 5/8の時のクロック選択回路 300の動作を示すタイミング図である。入力 クロック信号、出力クロック信号、及び、クロック選択制卸回路の出力であるクロック位 相制御信号 101、クロック出力制御信号 102、フリップフロップ回路 314の出力である クロック出力制御信号 (ρ)303、フリップフロップ回路 315の出力であるクロック出力制 御信号 (η)304、を図示している。
[0104] クロック位相制御信号 101、及びクロック出力制御信号 102は、上述した実施形態 1によるクロック選択制御回路 100、または実施形態 2によるクロック選択制御回路 15 0が生成する制御信号と同一であり、詳細な説明は省略する。
[0105] 選択制御信号変換回路 350は、クロック選択制御回路が生成するクロック位相制御 信号 101、及びクロック出力制御信号 102から、入力クロック信号をそのまま出力する 、、入力クロック信号を反転して出力する力、、入力クロック信号を出力しないか、のい ずれ力、を選択するように、クロック出力制御信号 (ρ)301、及びクロック出力制御信号（ η)302に変換する。すなわち、選択制御信号変換回路 350は、入力クロック信号をそ のまま出力する場合、 AND素子 310のマスク機能を無効にし、 AND素子 311のマ スク機能を有効にするために、クロック出力制御信号 (p)301として値 1、及びクロック 出力制御信号 (n)302として値 0をそれぞれ出力する。入力クロック信号を反転して出 力する場合、 AND素子 310のマスク機能を有効にし、 AND素子 311のマスク機能 を無効にするために、選択制御信号変換回路 350は、クロック出力制御信号 (p)301 として値 0、及びクロック出力制御信号 (n)302として値 1をそれぞれ出力する。入カク ロック信号を出力しない場合、 AND素子 310のマスク機能、及び AND素子 311の マスク機能を有効にするために、選択制御信号変換回路 350は、クロック出力制御 信号 (P)301として値 0、及びクロック出力制御信号 (n)302として値 0をそれぞれ出力 する。
[0106] フリップフロップ回路 314は、入力クロック信号の立ち下りのタイミングでクロック出力 制御信号 (P)301をラッチし、クロック出力制御信号 (p)303として出力することで、クロ ック出力制御信号 (P)303の遷移を、入力クロック信号の値が 0であるタイミングに限定 する機能を有する。フリップフロップ回路 315は、入力クロック信号の立ち上りのタイミ ングでクロック出力制御信号 (p)302をラッチし、クロック出力制御信号 (p)304として出 力することで、クロック出力制御信号 (n)304の遷移を、入力クロック信号の値が 1であ るタイミングに限定する機能を有する。上述した機能により、出力クロック信号にグリツ チが発生することが抑制されるので、クロック選択回路、及びクロック選択制御回路の タイミング設計が容易になるという効果がある。
[0107] 尚、実施形態 3では、入力クロック信号、または、入力クロック信号を反転した信号 を、クロック出力制御信号に基づいてマスクする素子として AND素子を、上記 2つの マスクする機能を有する AND素子を通過する信号を合流する素子として OR素子を 用いたが、これに限るものではない。それぞれ OR素子と AND素子を用いても良いし 、その他、同等の機能を有する回路を用いても良い。
(実施形態 4)
[0108] 次に図 8を参照して、クロック選択回路の別の例を実施形態 4として説明する。クロッ ク選択回路 400は図 8に示すように、 AND素子 410と、 XOR素子 411と、 OR素子 4 12と、フリップフロップ回路 413及び 414と、選択制御信号変換回路 450とから構成 されている。
[0109] 選択制御信号変換回路 450は図 8に示すように、 AND素子 451及び 453と、イン バータ 452とから構成され、クロック選択制御回路が生成するクロック位相制御信号 1 01、及びクロック出力制御信号 102を、クロック選択回路 400の構成での使用に適 するように、それぞれクロック出力制御信号 401、及びクロック位相制御信号 402に 変換する。 [0110] フリップフロップ回路 413は、入力クロック信号の立ち上りのタイミングでクロック位相 制御信号 402をラッチし、クロック位相制御信号 404として出力する。フリップフロップ 回路 414は、入力クロック信号の立ち下りのタイミングでクロック出力制御信号 401を ラッチし、クロック出力制御信号 403として出力する。
[0111] XOR素子 411は、クロック位相制御信号 404に基づいて、入力クロック信号をその まま出力するか、入力クロック信号を反転して出力する力、、を制御する。 OR素子 412 は、クロック出力制御信号 403とクロック位相制御信号 404の論理和の結果を、クロッ ク出力制御信号 405として出力する。 AND素子 410は、入力クロック信号か、または 入力クロック信号を反転した信号を、クロック出力制御信号 405に基づいてマスクす
[0112] 次に図 9を参照して、クロック選択回路 400の動作について説明する。図 9は、分周 比 N/M = 5/8の時のクロック選択回路 400の動作を示すタイミング図である。入力 クロック信号、出力クロック信号、及び、クロック選択制卸回路の出力であるクロック位 相制御信号 101、クロック出力制御信号 102、フリップフロップ回路 414の出力である クロック出力制御信号 403、フリップフロップ回路 413の出力であるクロック位相制御 信号 404、 OR素子 412の出力であるクロック出力制御信号 405、を図示している。
[0113] クロック位相制御信号 101、及びクロック出力制御信号 102は、上述した実施形態 1によるクロック選択制御回路 100、または実施形態 2によるクロック選択制御回路 15 0が生成する制御信号と同一であり、詳細な説明は省略する。
[0114] 選択制御信号変換回路 450は、クロック選択制御回路が生成するクロック位相制御 信号 101、及びクロック出力制御信号 102から、入力クロック信号をそのまま出力する 、、入力クロック信号を反転して出力する力、、入力クロック信号を出力しないか、のい ずれかを選択するように、クロック出力制御信号 401、及びクロック位相制御信号 40 2に変換する。すなわち、入力クロック信号をそのまま出力する場合、 XOR素子 411 の入力クロックを反転する機能を無効にし、 AND素子 410のマスク機能を有効にす るために、選択制御信号変換回路 450は、クロック出力制御信号 401として値 1、及 びクロック位相制御信号 402として値 0をそれぞれ出力する。入力クロック信号を反転 して出力する場合、 XOR素子 411の入力クロックを反転する機能を有効にし、 AND 素子 410のマスク機能を無効にするために、選択制御信号変換回路 450は、クロック 出力制御信号 401として値 0、及びクロック位相制御信号 402として値 1をそれぞれ 出力する。入力クロック信号を出力しない場合、 AND素子 410のマスク機能を有効 にするために、選択制御信号変換回路 450は、クロック出力制御信号 401として値 0 、及びクロック位相制御信号 402として値 0をそれぞれ出力する。
[0115] フリップフロップ回路 413は、入力クロック信号の立ち上りのタイミングでクロック位相 制御信号 402をラッチし、クロック位相制御信号 404として出力することで、クロック出 力制御信号 405の遷移を、入力クロック信号を反転した信号の値が 0であるタイミング に限定する。フリップフロップ回路 414は、入力クロック信号の立ち下りのタイミングで クロック出力制御信号 401をラッチし、クロック出力制御信号 403として出力すること で、クロック出力制御信号 405の遷移を、入力クロック信号の値が 0であるタイミングに 限定する。上述したフリップフロップ回路 413及び 414の機能により、出力クロック信 号にグリッチが発生することが抑制されるので、クロック選択回路、及びクロック選択 制御回路のタイミング設計が容易になるという効果がある。
[0116] 実施形態 4によれば、入力クロック信号から出力クロック信号へクロック信号が通過 し、かつ出力クロック信号が駆動する回路のタイミング設計時にタイミングを考慮する 必要のあるタイミング 'パスは、 XOR素子 411及び AND素子 410を通過するパスの みであるので、出力クロック信号により駆動される回路のタイミング設計が容易になる という効果がある。
[0117] 尚、実施形態 4では、クロック位相制御信号 404に基づいて、入力クロック信号をそ のまま出力するか、入力クロック信号を反転して出力する力、、を制御する素子として X OR素子を、また、入力クロック信号か、あるいは入力クロック信号を反転した信号を、 クロック出力制御信号 405に基づいてマスクする素子として AND素子を用いた力 こ れに限るものではない。それぞれ XNOR素子や OR素子を用いても良いし、その他、 同等の機能を有する回路を用いても良レ、。
[0118] また、本発明の実施形態においては、前記制御手段は、分周比が N/Mであり、か つサイクル時間が一定である理想的な分周クロック信号の、入力クロック信号に対す る位相を計算する手段と、前記位相を計算する手段が計算した結果を参照して、入 カクロック信号を出力クロック信号に出力するか否力、を判定する手段と、前記位相を 計算する手段が計算した結果を参照して、入力クロック信号をそのまま出力する場合 の出力クロック信号の位相と、入力クロック信号を反転してそのまま出力する場合の 出力クロック信号の位相のいずれかのうち、前記理想的な分周クロック信号の位相に より近!/、方を判定する手段、とを備える構成とすることが望ましレ、ものである。
[0119] また、本発明の実施形態においては、前記制御手段は、記憶手段と、前記記憶手 段が記憶する値と前記分周比を規定する整数 Mの 2倍から整数 Nを引いた値とをカロ 算する第一の加算器と、前記第一の加算器の出力と前記分周比を規定する整数 M の 2倍力も整数 Nを引いた値とを加算する第二の加算器と、を備え、前記記憶手段は 、前記第二の加算器の加算結果を前記入力クロックのサイクル毎に記憶し、前記第 一及び第二の加算器のキャリー信号から、前記クロック選択回路を制御する制御信 号を生成する構成としてもょレ、ものである。
[0120] また、本発明の実施形態においては、前記クロック選択回路は、入力クロック信号 の値を値 0または値 1にマスクする手段と、入力クロック信号の値を反転する手段と、 入力クロック信号の値を反転しな!/、信号か、または入力クロック信号の値を反転した 信号のレ、ずれかを選択する選択手段を備えることが望ましレ、ものである。
[0121] また、本発明の実施形態においては、前記クロック選択回路は、入力クロック信号 の値を値 0または値 1にマスクする手段と、入力クロック信号の値を反転した信号の値 を値 0または値 1にマスクする手段と、前記入力クロック信号の値をマスクする手段の 出力と、前記入力クロック信号の値を反転した信号の値をマスクする手段の出力を、 合流して出力する手段を備える構成としてもよいものである。
[0122] また、本発明の実施形態においては、前記クロック選択回路は、入力する制御信号 の値に基づ!/、て、入力クロック信号の値または入力クロック信号の値を反転した値の V、ずれかを生成する手段と、前記入力クロック信号の値または前記入力クロック信号 の値を反転した値のいずれかを出力する手段の出力を、値 0または値 1にマスクする 手段とを備える構成としてもよ!/、ものである。
[0123] 以上、実施形態 (及び実施例）を参照して本願発明を説明したが、本願発明は上記 実施形態（及び実施例）に限定されるものではない。本願発明の構成や詳細には、 本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
[0124] この出願は 2006年 11月 29日に出願された日本出願特願 2006— 322410を基礎 とする優先権を主張し、その開示の全てをここに取り込む。
産業上の利用可能性
[0125] 本発明によれば、分周クロック信号のサイクル時間の変動が小さぐ分周クロック信 号の最小のサイクル時間が分周比に応じて拡大される機会が多ぐ消費電力やレイ アウト面積が小さぐ設計 ·検証コストが小さいクロック信号分周回路及びクロック信号 分周方法を提供できる。
図面の簡単な説明
[0126] [図 1]本発明の実施形態 1に係る分周回路を示す構成図である。
[図 2]本発明の実施形態 1におけるクロック選択制御回路を示す構成図である。
[図 3]本発明の実施形態 1におけるクロック分周回路の動作を示すタイミング図である
[図 4]本発明の実施形態 2に係るクロック分周回路を示す構成図である。
[図 5]本発明の実施形態 2におけるクロック分周回路の動作を示すタイミング図である
[図 6]本発明の実施形態 3におけるクロック分周回路を示す構成図である。
[図 7]本発明の実施形態 3におけるクロック分周回路の動作を示すタイミング図である
[図 8]本発明の実施形態 4におけるクロック分周回路を示す構成図である。
[図 9]本発明の実施形態 4におけるクロック分周回路の動作を示すタイミング図である
〇
[図 10]関連する技術による有理数クロック分周の動作例を示すタイミング図である。 符号の説明
[0127] 100 クロック選択制御回路
110 加算器
112、 113 大小比較器 114 セレクタ回路
115 2倍乗算器
120、 121 フリップフロップ回
150 クロック選択制御回路
160、 161 加算器
162 フリップフロップ回路
163 NAND素子
200 出力クロック選択回路
210 AND回路
211 インバータ回路
212 セレクタ回路
300 クロック選択回路
310、 311 AND素子
312 OR素子
313 インバータ素子
314、 315 フリップフロップ回
350 選択制御信号変換回路
400 クロック選択回路
410 AND素子
41 1 XOR素子
412 OR素子
413、 414 フリップフロップ回 450 選択制御信号変換回路

Claims

請求の範囲
[1] 分周比が 2つの整数 N及び Mの比である N/Mで規定されるクロック信号分周回路 において、
入力クロック信号をそのまま出力する力、、入力クロック信号を反転して出力するか、 入力クロック信号を出力しないか、のいずれかを選択するクロック選択回路と、 前記クロック選択回路の前記選択を制御する制御信号を生成する制御手段とを有 し、
前記制御手段は、前記入力クロック信号のサイクル毎に、前記クロック選択回路の 前記選択を制御することを特徴とするクロック信号分周回路。
[2] 前記制御手段は、分周比が N/Mであり、
サイクル時間が一定である理想的な分周クロック信号の入力クロック信号に対する 位相を計算する手段と、
前記位相を計算する手段が計算した結果を参照して、入力クロック信号を出力クロ ック信号に出力するか否かを判定する手段と、
前記位相を計算する手段が計算した結果を参照して、入力クロック信号をそのまま 出力する場合の出力クロック信号の位相と、入力クロック信号を反転してそのまま出 力する場合の出力クロック信号の位相のいずれかのうち、前記理想的な分周クロック 信号の位相により近い方を判定する手段とを有する、請求項 1に記載のクロック信号 分周回路。
[3] 前記制御手段は、
記憶手段と、
前記記憶手段が記憶する値と前記分周比を規定する整数 Mの 2倍から整数 Nを引 いた値とを加算する第一の加算器と、
前記第一の加算器の出力と前記分周比を規定する整数 Mの 2倍から整数 Nを引い た値とを加算する第二の加算器と、を有し、
前記記憶手段は、前記第二の加算器の加算結果を前記入力クロックのサイクル毎 に記憶し、前記第一及び第二の加算器のキャリー信号から、前記クロック選択回路を 制御する制御信号を生成する、請求項 1に記載のクロック信号分周回路。
[4] 前記クロック選択回路は、
入力クロック信号の値を値 0または値 1にマスクする手段と、
入力クロック信号の値を反転する手段と、
入力クロック信号の値を反転しな!/、信号か、または入力クロック信号の値を反転した 信号のいずれかを選択する選択手段を有する、請求項 1に記載のクロック信号分周 回路。
[5] 前記クロック選択回路は、
入力クロック信号の値を値 0または値 1にマスクする手段と、
入力クロック信号の値を反転した信号の値を値 0または値 1にマスクする手段と、 前記入力クロック信号の値をマスクする手段の出力と、前記入力クロック信号の値を 反転した信号の値をマスクする手段の出力を、合流して出力する手段を有する請求 項 1に記載のクロック信号分周回路。
[6] 前記クロック選択回路は、
入力する制御信号の値に基づ!/、て、入力クロック信号の値または入力クロック信号 の値を反転した値の!/、ずれかを生成する手段と、
前記入力クロック信号の値または前記入力クロック信号の値を反転した値のいずれ 力、を出力する手段の出力を、値 0または値 1にマスクする手段とを有する、請求項 1に 記載のクロック信号分周回路。
[7] 分周比が 2つの整数 N及び Mの比である N/Mで規定されるクロック信号を出力する クロック信号分周方法にぉレ、て、
入力クロック信号をそのまま出力する力、、入力クロック信号を反転して出力するか、 入力クロック信号を出力しないか、のいずれかを選択する選択ステップと、
前記選択ステップでの前記選択を制御する制御信号を生成する制御ステップとを 有し、
前記制御ステップにおいて、前記入力クロック信号のサイクル毎に、前記クロック選 択回路の前記選択を制御することを特徴とするクロック信号分周方法。
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