JP4817241B2 - ４相出力２（２ｎ＋１）分周移相器 - Google Patents
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Description
本発明は、通信機器の受信機に適用され、各々９０度位相がシフトした４相の出力信号を出力する４相出力２（２ｎ＋１）分周移相器に関する。
ＩＳＭ帯あるいは特定小電力無線などを用いた通信機器が知られている。近年では、通信機器の小型化、低消費電力化が求められ、これに設けられる多くの機能がＩＣ化されている。その機能の１つとして、受信機が通信機器に設けられている。上記のＩＣ化に伴い、受信機に内蔵されるＬＮＡ、Ｍｉｘｅｒ、ＩＦ Ｆｉｌｔｅｒ、発振器、ＰＬＬ周波数シンセサイザ、復調器などの回路のＩＣ化が進められている。特に、リモートキーレスエントリ（ＲＫＥ）／タイヤ空気圧センサ（ＴＰＭＳ）を主な用途とした受信機においては、国内外の多様な仕様に合うように、３１５ＭＨｚ帯、４３４ＭＨｚ帯、８６８ＭＨｚ帯の動作が同一ＩＣにて受信可能であることが望まれている。さらに、ＩＦ Ｆｉｌｔｅｒの内蔵化に伴い、ＩＦ周波数は従来の１０．７ＭＨｚから数１００ｋＨｚへ移行し、イメージ信号を除去可能なＩＲＭが必要となる。
このような受信機を実現するためには、４相信号出力可能な６分周移相器（３１５ＭＨｚ帯対応）、４分周移相器（４３４ＭＨｚ帯対応）、２分周移相器（８６８ＭＨｚ帯対応）が必要となる。この４相信号出力可能な２ｎ分周移相器（ｎは１以上の整数）は、発振器によって発生する約１．８ＧＨｚの周波数を有する信号の位相を各々９０度シフトさせるものである。このような２ｎ分周移相器は、一般的に、デューティ５０％出力の２ｎ−１分周器と、４相信号出力器とを具備することによって実現される。上記の２ｎ−１分周器は、（ｎ−１）段のゲート型−Ｄ型フリップフロップ（以下、ＤＦＦ）回路を備え、上記の４相信号出力器は、１段のＤＦＦ回路を備えている。
しかしながら、４相信号出力を行なう６分周移相器の場合、例えば３分周器と４相信号出力器とを単純に組合せただけでは、３分周器の出力のデューティが５０％ではないため、９０度位相がシフトした信号を出力できない。従って、４相信号出力を行なう６分周移相器を実現するには、その構成が複雑になる。
従来の分周移相器として、特許第２８１６６７５号公報（特許文献１）には、２つの色差信号を平衡変調する互いに異なる位相角をもつ色副搬送波信号を出力する「色副搬送波信号発生装置」が記載されている。
図１は、特許文献１に記載された分周移相器の構成を示している。
この分周移相器は、１／３分周器１０１（第１の分周器１０１）と、１／２分周器１０２（第２の分周器１０２）と、論理積ゲートであるＮＡＮＤ回路１０９と、ラッチ回路１０６とを具備している。
第１の分周器１０１は、ＤＦＦ回路１０３、１０４と、ＡＮＤ回路１０７、１０８と、インバータ回路１１０とを備えている。
第２の分周器１０２は、ＤＦＦ回路１０５を備えている。
ラッチ回路１０６は、ＤＦＦ回路により構成されている。
この分周移相器は、１／３分周器１０１（第１の分周器１０１）と、１／２分周器１０２（第２の分周器１０２）と、論理積ゲートであるＮＡＮＤ回路１０９と、ラッチ回路１０６とを具備している。
第１の分周器１０１は、ＤＦＦ回路１０３、１０４と、ＡＮＤ回路１０７、１０８と、インバータ回路１１０とを備えている。
第２の分周器１０２は、ＤＦＦ回路１０５を備えている。
ラッチ回路１０６は、ＤＦＦ回路により構成されている。
外部入力信号として６倍の色副搬送波周波数を有する色副搬送波信号６ｆｓｃが、インバータ回路１１０とＮＡＮＤ回路１０９に入力される。インバータ回路１１０の出力は、ＤＦＦ回路１０３のクロック入力（Ｃ）と、ＤＦＦ回路１０４のクロック入力（Ｃ）に入力される。ＤＦＦ回路１０３の出力（Ｑ）は、ＡＮＤ回路１０８とＮＡＮＤ回路１０９に入力される。ＤＦＦ回路１０３の反転出力（Ｑ−）は、ＡＮＤ回路１０７に入力される。ＤＦＦ回路１０４の反転出力（Ｑ−）は、ＤＦＦ回路１０５のクロック入力（Ｃ）とＡＮＤ回路１０８とＡＮＤ回路１０７に入力される。ＡＮＤ回路１０７の出力は、ＤＦＦ回路１０３のデータ入力（Ｄ）に入力される。ＡＮＤ回路１０８の出力は、ＤＦＦ回路１０４のデータ入力（Ｄ）に入力される。ＤＦＦ回路１０５の反転出力（Ｑ−）は、そのデータ入力（Ｄ）に入力される。ＤＦＦ回路１０５は、その出力（Ｑ）を第１の色副搬送波信号ｆｓｃとして出力する。ＤＦＦ回路１０５の出力（Ｑ）は、ラッチ回路１０６のデータ入力（Ｄ）に入力される。ラッチ回路１０６のクロック入力（Ｃ）には、ＮＡＮＤ回路１０９の出力が反転されて入力される。ラッチ回路１０６は、その出力（Ｍ）を第２の色副搬送波信号ｆｓｃ⊥として出力する。
ＤＦＦ回路１０３、１０４、１０５は、そのクロック入力（Ｃ）、データ入力（Ｄ）に入力される信号のレベルがそれぞれローレベル、ローレベル又はハイレベルである。この場合、その出力（Ｑ）、反転出力（Ｑ−）として、それぞれ前回の出力（Ｑ）、反転出力（Ｑ−）を保持する。
そのクロック入力（Ｃ）、データ入力（Ｄ）に入力される信号のレベルがそれぞれハイレベル、ローレベルである。この場合、その出力（Ｑ）、反転出力（Ｑ−）から出力される信号のレベルは、それぞれローレベル、ハイレベルである。
そのクロック入力（Ｃ）、データ入力（Ｄ）に入力される信号がそれぞれハイレベル、ハイレベルである。この場合、その出力（Ｑ）、反転出力（Ｑ−）から出力される信号のレベルは、それぞれハイレベル、ローレベルである。
ラッチ回路１０６（ＤＦＦ回路１０６）では、そのクロック入力（Ｃ）に入力される信号のレベルが反転していることが、ＤＦＦ回路１０３、１０４、１０５と異なる。
そのクロック入力（Ｃ）、データ入力（Ｄ）に入力される信号のレベルがそれぞれハイレベル、ローレベルである。この場合、その出力（Ｑ）、反転出力（Ｑ−）から出力される信号のレベルは、それぞれローレベル、ハイレベルである。
そのクロック入力（Ｃ）、データ入力（Ｄ）に入力される信号がそれぞれハイレベル、ハイレベルである。この場合、その出力（Ｑ）、反転出力（Ｑ−）から出力される信号のレベルは、それぞれハイレベル、ローレベルである。
ラッチ回路１０６（ＤＦＦ回路１０６）では、そのクロック入力（Ｃ）に入力される信号のレベルが反転していることが、ＤＦＦ回路１０３、１０４、１０５と異なる。
図２は、特許文献１に記載された分周移相器の動作を示すタイミングチャートである。第１の分周器１０１では、ＤＦＦ回路１０３の反転出力（Ｑ−）を表す信号ａに対して、ＤＦＦ回路１０４の反転出力（Ｑ−）を表す信号ｂの移相を１２０度遅らせて１／３に分周し、第２の分周器１０２に出力する。第２の分周器１０２（ＤＦＦ回路１０５）では、信号ｂに対して、その出力を表す信号の移相を１８０度遅らせて１／２に分周し、第１の色副搬送波信号ｆｓｃとして出力する。ラッチ回路１０６（ＤＦＦ回路１０６）では、色副搬送波信号ｆｓｃに対して、その出力を表す信号の移相を９０度遅らせて、第２の色副搬送波信号ｆｓｃ⊥として出力する。
しかし、特許文献１に記載された分周移相器は、ＤＦＦ回路が３段、ラッチ回路が１段、インバータ回路が１段、ＡＮＤ回路が３段（そのうちの１段はＮＡＮＤ回路）から構成されているため、上述のように、回路の数が多く複雑になる。このため、低消費電流化及びチップレイアウト縮小には不適当である。
本発明の課題は、回路の数が少なく、構成が単純であり低消費電流化及びチップレイアウト面積縮小によりＩＣ化に好適な４相出力２（２ｎ＋１）移相器を提供することにある。
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の４相出力２（２ｎ＋１）分周移相器は、第１分周器（１）と、第２分周器（２）とを具備している。ここで、ｎは１以上の整数である。
前記第１分周器（１）は、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号（ＩＮ）を入力し、前記２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝に対して（２ｎ＋１）分周した２倍の周波数｛ｆｒｅｑ＿２｝を生成し、前記２倍の周波数｛ｆｒｅｑ＿２｝を有する信号を出力する。
前記第２分周器（２）は、前記信号が有する前記２倍の周波数｛ｆｒｅｑ＿２｝に対して２分周した周波数｛ｆｒｅｑ＿１｝を生成し、前記周波数｛ｆｒｅｑ＿１｝を有し、且つ、その位相を各々９０度シフトした４相の出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿９０｝、｛ＯＵＴ＿１８０｝、｛ＯＵＴ＿２７０｝を出力する。
前記第１分周器（１）は、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号（ＩＮ）を入力し、前記２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝に対して（２ｎ＋１）分周した２倍の周波数｛ｆｒｅｑ＿２｝を生成し、前記２倍の周波数｛ｆｒｅｑ＿２｝を有する信号を出力する。
前記第２分周器（２）は、前記信号が有する前記２倍の周波数｛ｆｒｅｑ＿２｝に対して２分周した周波数｛ｆｒｅｑ＿１｝を生成し、前記周波数｛ｆｒｅｑ＿１｝を有し、且つ、その位相を各々９０度シフトした４相の出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿９０｝、｛ＯＵＴ＿１８０｝、｛ＯＵＴ＿２７０｝を出力する。
本発明の４相出力２（２ｎ＋１）分周移相器において、前記第１分周器（１）は、直列接続された（ｎ＋１）段のマスタースレーブ型フリップフロップ（以下、ＭＳＦＦ）回路（４−１〜４−（ｎ＋１））を備えている。
前記第２分周器（２）は、第１段目及び第（ｎ＋１）段目のＭＳＦＦ回路（４−１、４−（ｎ＋１））に接続された４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））を備えている。
前記（ｎ＋１）段のＭＳＦＦ回路（４−１〜４−（ｎ＋１）、前記４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））は、マスター側フリップフロップ（以下、ＭＦＦ）回路（５）と、そのＭＦＦ回路（５）に接続されたスレーブ側フリップフロップ（以下、ＳＦＦ）回路（６）とを備えている。
４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））は、そのＭＦＦ回路（５）の出力（Ｑｍ）、反転出力（Ｑｍ’）、そのＳＦＦ回路（６）の出力（Ｑｓ）、反転出力（Ｑｓ’）により、それぞれ、前記４相の出力信号｛ＯＵＴ＿９０｝、｛ＯＵＴ＿２７０｝、｛ＯＵＴ＿０｝、｛ＯＵＴ＿１８０｝を出力する。
前記第２分周器（２）は、第１段目及び第（ｎ＋１）段目のＭＳＦＦ回路（４−１、４−（ｎ＋１））に接続された４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））を備えている。
前記（ｎ＋１）段のＭＳＦＦ回路（４−１〜４−（ｎ＋１）、前記４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））は、マスター側フリップフロップ（以下、ＭＦＦ）回路（５）と、そのＭＦＦ回路（５）に接続されたスレーブ側フリップフロップ（以下、ＳＦＦ）回路（６）とを備えている。
４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））は、そのＭＦＦ回路（５）の出力（Ｑｍ）、反転出力（Ｑｍ’）、そのＳＦＦ回路（６）の出力（Ｑｓ）、反転出力（Ｑｓ’）により、それぞれ、前記４相の出力信号｛ＯＵＴ＿９０｝、｛ＯＵＴ＿２７０｝、｛ＯＵＴ＿０｝、｛ＯＵＴ＿１８０｝を出力する。
本発明の４相出力２（２ｎ＋１）分周移相器において、前記（ｎ＋１）段のＭＳＦＦ回路（４−１〜４−（ｎ＋１）の各々は、前記入力信号（ＩＮ）が有する前記２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝に対して（２ｎ＋１）分周した２倍の周波数｛ｆｒｅｑ＿２｝を生成し、そのＭＦＦ回路（５）の出力（Ｑｍ）、反転出力（Ｑｍ’）、そのＳＦＦ回路（６）の出力（Ｑｓ）、反転出力（Ｑｓ’）から、前記２倍の周波数｛ｆｒｅｑ＿２｝を有する信号を出力する。
４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））は、第（ｎ＋１）段目のＭＳＦＦ回路（４−（ｎ＋１））のＳＦＦ回路６の出力（Ｑｓ’）と、第１段目のＭＳＦＦ回路（４−１）のＭＦＦ回路（５）の出力（Ｑｍ’）とを入力することにより、前記信号が有する前記２倍の周波数｛ｆｒｅｑ＿２｝に対して２分周した前記周波数｛ｆｒｅｑ＿１｝を生成し、そのＭＦＦ回路（５）の出力（Ｑｍ）、反転出力（Ｑｍ’）、そのＳＦＦ回路（６）の出力（Ｑｓ）、反転出力（Ｑｓ’）により、それぞれ、前記周波数｛ｆｒｅｑ＿１｝を有する前記４相の出力信号を出力する。
前記４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））のＭＦＦ回路（５）の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される出力信号｛ＯＵＴ＿９０｝、｛ＯＵＴ＿２７０｝は、ＳＦＦ回路（６）の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿１８０｝に対して、それぞれ、９０度位相が遅れる。
４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））は、第（ｎ＋１）段目のＭＳＦＦ回路（４−（ｎ＋１））のＳＦＦ回路６の出力（Ｑｓ’）と、第１段目のＭＳＦＦ回路（４−１）のＭＦＦ回路（５）の出力（Ｑｍ’）とを入力することにより、前記信号が有する前記２倍の周波数｛ｆｒｅｑ＿２｝に対して２分周した前記周波数｛ｆｒｅｑ＿１｝を生成し、そのＭＦＦ回路（５）の出力（Ｑｍ）、反転出力（Ｑｍ’）、そのＳＦＦ回路（６）の出力（Ｑｓ）、反転出力（Ｑｓ’）により、それぞれ、前記周波数｛ｆｒｅｑ＿１｝を有する前記４相の出力信号を出力する。
前記４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））のＭＦＦ回路（５）の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される出力信号｛ＯＵＴ＿９０｝、｛ＯＵＴ＿２７０｝は、ＳＦＦ回路（６）の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿１８０｝に対して、それぞれ、９０度位相が遅れる。
本発明の４相出力２（２ｎ＋１）分周移相器において、前記（ｎ＋１）段のＭＳＦＦ回路（４−１〜４−（ｎ＋１））のＭＦＦ回路（５）、ＳＦＦ回路（６）のクロック入力（ＣＬＫ）には、それぞれ、前記入力信号（ＩＮ）、前記入力信号（ＩＮ）の反転信号が入力される。
前記４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））のＭＦＦ回路（５）、ＳＦＦ回路（６）のクロック入力（ＣＬＫ）には、それぞれ、第（ｎ＋１）段目のＭＳＦＦ回路（４−（ｎ＋１））のＳＦＦ回路（６）の反転出力（Ｑｓ’）が入力され、前記第１段目のＭＳＦＦ回路（４−１）のＭＦＦ回路（５）の反転出力（Ｑｍ’）が入力される。
前記４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））のＭＦＦ回路（５）のデータ入力（Ｄ）、データ反転入力（Ｄ−）には、それぞれ、そのＳＦＦ回路（６）の反転出力（Ｑｓ’）、出力（Ｑｓ）が入力される。
前記４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））のＭＦＦ回路（５）、ＳＦＦ回路（６）のクロック入力（ＣＬＫ）には、それぞれ、第（ｎ＋１）段目のＭＳＦＦ回路（４−（ｎ＋１））のＳＦＦ回路（６）の反転出力（Ｑｓ’）が入力され、前記第１段目のＭＳＦＦ回路（４−１）のＭＦＦ回路（５）の反転出力（Ｑｍ’）が入力される。
前記４相信号出力用ＭＳＦＦ回路（４−（ｎ＋２））のＭＦＦ回路（５）のデータ入力（Ｄ）、データ反転入力（Ｄ−）には、それぞれ、そのＳＦＦ回路（６）の反転出力（Ｑｓ’）、出力（Ｑｓ）が入力される。
本発明の４相出力２（２ｎ＋１）分周移相器において、前記第１分周器（１）は、前記（ｎ＋１）段のＭＳＦＦ回路（４−１〜４−（ｎ＋１））のＳＦＦ回路（６）の出力（Ｑｓ）の論理和を表す信号を生成する論理和ゲート（３）を更に備えている。
第１段目のＭＳＦＦ回路（４−１）のＭＦＦ回路（５）のデータ入力（Ｄ）、データ反転入力（Ｄ−）には、それぞれ、前記論理和ゲート（３）の出力、その出力の反転出力が入力される。
第１段目のＭＳＦＦ回路（４−１）のＭＦＦ回路（５）のデータ入力（Ｄ）、データ反転入力（Ｄ−）には、それぞれ、前記論理和ゲート（３）の出力、その出力の反転出力が入力される。
本発明の４相出力２（２ｎ＋１）分周移相器によれば、第１分周器（１）と第２分周器（２）とにより、論理和ゲート（３）と、（ｎ＋２）段のＭＳＦＦ回路（４−１〜４−（ｎ＋２））とを具備している。ここで、ｎ＝１とした場合、本発明の４相出力６分周移相器によれば、第１分周器（１）と第２分周器（２）とにより、論理和ゲート（３）と、３段のＭＳＦＦ回路（４−１〜４−３）とを具備している。これに対して、従来の分周移相器では、第１の分周器１０１と第２の分周器１０２とＮＡＮＤ回路１０９とラッチ回路１０６とにより、ＤＦＦ回路が３段、ラッチ回路が１段、インバータ回路が１段、ＡＮＤ回路が３段（そのうちの１段はＮＡＮＤ回路）から構成されている。このため、従来の分周移相器では、回路の数が多く複雑になる。
このように、本発明の４相出力２（２ｎ＋１）分周移相器によれば、従来のそれよりも簡単な構成により、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号ＩＮに対して、周波数｛ｆｒｅｑ＿１｝を有する上記の４相の出力信号を出力することができる。また、簡単な構成であるため、低消費電流化が可能であり、チップレイアウト面積を小さくすることによりＩＣ化に好適である。
このように、本発明の４相出力２（２ｎ＋１）分周移相器によれば、従来のそれよりも簡単な構成により、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号ＩＮに対して、周波数｛ｆｒｅｑ＿１｝を有する上記の４相の出力信号を出力することができる。また、簡単な構成であるため、低消費電流化が可能であり、チップレイアウト面積を小さくすることによりＩＣ化に好適である。
以上により、本発明では、回路の数が少なく、構成が単純であり低消費電流化及びチップレイアウト面積縮小によりＩＣ化に好適な４相出力２（２ｎ＋１）移相器を提供することができる。
以下に添付図面を参照して、本発明の４相出力２（２ｎ＋１）分周移相器について詳細に説明する。
図３は、本発明の４相出力２（２ｎ＋１）分周移相器の構成を示している。ここで、ｎは１以上の整数である。
本発明の４相出力２（２ｎ＋１）分周移相器は、第１分周器１と、第２分周器２とを具備している。
第１分周器１は、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号ＩＮを入力し、上記の２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝に対して（２ｎ＋１）分周した２倍の周波数｛ｆｒｅｑ＿２｝を生成し、２倍の周波数｛ｆｒｅｑ＿２｝を有する信号を出力する。
第２分周器２は、上記信号が有する２倍の周波数｛ｆｒｅｑ＿２｝に対して２分周した周波数｛ｆｒｅｑ＿１｝を生成し、周波数｛ｆｒｅｑ＿１｝を有し、且つ、その位相を各々９０度シフトした４相の出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿９０｝、｛ＯＵＴ＿１８０｝、｛ＯＵＴ＿２７０｝を出力する。
第１分周器１は、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号ＩＮを入力し、上記の２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝に対して（２ｎ＋１）分周した２倍の周波数｛ｆｒｅｑ＿２｝を生成し、２倍の周波数｛ｆｒｅｑ＿２｝を有する信号を出力する。
第２分周器２は、上記信号が有する２倍の周波数｛ｆｒｅｑ＿２｝に対して２分周した周波数｛ｆｒｅｑ＿１｝を生成し、周波数｛ｆｒｅｑ＿１｝を有し、且つ、その位相を各々９０度シフトした４相の出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿９０｝、｛ＯＵＴ＿１８０｝、｛ＯＵＴ＿２７０｝を出力する。
第１分周器１は、論理和ゲートであるＮＯＲ回路３と、直列接続された（ｎ＋１）段のマスタースレーブ（ｍａｓｔｅｒ−ｓｌａｖｅ）型−Ｄ型フリップフロップ（以下、ＭＳＦＦと称する）回路４−１〜４−（ｎ＋１）とを備えている。
第２分周器２は、１段の４相信号出力用のＭＳＦＦ回路として、第１段目及び第（ｎ＋１）段目のＭＳＦＦ回路４−１、４−（ｎ＋１）に接続されたＭＳＦＦ回路４−（ｎ＋２）を備えている。
第２分周器２は、１段の４相信号出力用のＭＳＦＦ回路として、第１段目及び第（ｎ＋１）段目のＭＳＦＦ回路４−１、４−（ｎ＋１）に接続されたＭＳＦＦ回路４−（ｎ＋２）を備えている。
図４は、（ｎ＋２）段のＭＳＦＦ回路４−１〜４−（ｎ＋２）の各々の構成を示している。
（ｎ＋２）段のＭＳＦＦ回路４−１〜４−（ｎ＋２）の各々は、マスター側のＤ型フリップフロップ（以下、ＭＦＦと称する）回路５と、スレーブ側のＤ型フリップフロップ（以下、ＳＦＦと称する）回路６とを備えている。
ＭＦＦ回路５、ＳＦＦ回路６は、クロック入力（ＣＬＫ）、データ入力（Ｄ）、データ反転入力（Ｄ−）、出力（Ｑｍ）、反転出力（Ｑｍ’）を有している。
ＭＦＦ回路５、ＳＦＦ回路６は、クロック入力（ＣＬＫ）、データ入力（Ｄ）、データ反転入力（Ｄ−）、出力（Ｑｍ）、反転出力（Ｑｍ’）を有している。
第１分周器１において、外部入力信号として、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号ＩＮが、（ｎ＋１）段のＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々のＭＦＦ回路５のクロック入力（ＣＬＫ）に入力される。（ｎ＋１）段のＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々のＳＦＦ回路６のクロック入力（ＣＬＫ）には、上記の入力信号ＩＮが反転されて入力される。
ＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々は、直列に接続されている。即ち、第ｊ段目のＭＳＦＦ回路４−ｊ（ｊは１≦ｊ≦ｎを満たす整数）のＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）は、それぞれ、第（ｊ＋１）段目のＭＳＦＦ回路４−（ｊ＋１）のＭＦＦ回路５のデータ入力（Ｄ）、データ反転入力（Ｄ−）に入力される。
（ｎ＋１）段のＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々のＳＦＦ回路６の出力（Ｑｓ）である信号ａ、ｂは、ＮＯＲ回路３の入力に入力される。ＮＯＲ回路３は、（ｎ＋１）段のＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々のＳＦＦ回路６の出力（Ｑｓ）の論理和を生成し、その論理和を表す信号ｃを出力する。ＮＯＲ回路３の出力である信号ｃは、第１段目のＭＳＦＦ回路４−１のＭＦＦ回路５のデータ入力（Ｄ）に入力される。第１段目のＭＦＦ回路５のデータ反転入力（Ｄ−）には、ＮＯＲ回路３の出力が反転されて入力される。
ＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々は、直列に接続されている。即ち、第ｊ段目のＭＳＦＦ回路４−ｊ（ｊは１≦ｊ≦ｎを満たす整数）のＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）は、それぞれ、第（ｊ＋１）段目のＭＳＦＦ回路４−（ｊ＋１）のＭＦＦ回路５のデータ入力（Ｄ）、データ反転入力（Ｄ−）に入力される。
（ｎ＋１）段のＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々のＳＦＦ回路６の出力（Ｑｓ）である信号ａ、ｂは、ＮＯＲ回路３の入力に入力される。ＮＯＲ回路３は、（ｎ＋１）段のＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々のＳＦＦ回路６の出力（Ｑｓ）の論理和を生成し、その論理和を表す信号ｃを出力する。ＮＯＲ回路３の出力である信号ｃは、第１段目のＭＳＦＦ回路４−１のＭＦＦ回路５のデータ入力（Ｄ）に入力される。第１段目のＭＦＦ回路５のデータ反転入力（Ｄ−）には、ＮＯＲ回路３の出力が反転されて入力される。
第２分周器２において、第（ｎ＋１）段目のＭＳＦＦ回路４−（ｎ＋１）のＳＦＦ回路６の反転出力（Ｑｓ’）である信号ｂ−は、ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５のクロック入力（ＣＬＫ）に入力される。第１段目のＭＳＦＦ回路４−１のＭＦＦ回路５の反転出力（Ｑｍ’）である信号ｄ−は、ＭＳＦＦ回路４−（ｎ＋２）のＳＦＦ回路６のクロック入力（ＣＬＫ）に入力される。
ＭＳＦＦ回路４−（ｎ＋２）のＳＦＦ回路６は、その出力（Ｑｓ）を出力信号ＯＵＴ＿０として出力する。ＭＳＦＦ回路４−（ｎ＋２）のＳＦＦ回路６の出力（Ｑｓ）は、ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５のデータ反転入力（Ｄ−）に入力される。
ＭＳＦＦ回路４−（ｎ＋２）のＳＦＦ回路６は、その反転出力（Ｑｓ’）を出力信号ＯＵＴ＿１８０として出力する。ＭＳＦＦ回路４−（ｎ＋２）のＳＦＦ回路６の反転出力（Ｑｓ’）は、ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５のデータ入力（Ｄ）に入力される。
ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５は、その出力（Ｑｍ）を出力信号ＯＵＴ＿９０として出力する。
ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５は、その反転出力（Ｑｍ’）を出力信号ＯＵＴ＿２７０として出力する。
ＭＳＦＦ回路４−（ｎ＋２）のＳＦＦ回路６は、その出力（Ｑｓ）を出力信号ＯＵＴ＿０として出力する。ＭＳＦＦ回路４−（ｎ＋２）のＳＦＦ回路６の出力（Ｑｓ）は、ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５のデータ反転入力（Ｄ−）に入力される。
ＭＳＦＦ回路４−（ｎ＋２）のＳＦＦ回路６は、その反転出力（Ｑｓ’）を出力信号ＯＵＴ＿１８０として出力する。ＭＳＦＦ回路４−（ｎ＋２）のＳＦＦ回路６の反転出力（Ｑｓ’）は、ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５のデータ入力（Ｄ）に入力される。
ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５は、その出力（Ｑｍ）を出力信号ＯＵＴ＿９０として出力する。
ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５は、その反転出力（Ｑｍ’）を出力信号ＯＵＴ＿２７０として出力する。
図５は、（ｎ＋２）段のＭＳＦＦ回路４−１〜４−（ｎ＋２）の各々の動作を示すタイミングチャートである。
ＭＳＦＦ回路４−１〜４−（ｎ＋２）の各々は、そのＭＦＦ回路５のクロック入力（ＣＬＫ）、データ入力（Ｄ）、データ反転入力（Ｄ−）に入力される信号のレベルがそれぞれハイレベル、ハイレベル、ローレベルであり、そのＳＦＦ回路６のクロック入力（ＣＬＫ）に入力される信号のレベルがローレベルである。この場合、そのＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号のレベルは、それぞれハイレベル、ローレベルであり、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号のレベルは、それぞれローレベル、ハイレベルである。
次に、上記に対して、そのＭＦＦ回路５のクロック入力（ＣＬＫ）、データ入力（Ｄ）、データ反転入力（Ｄ−）に入力される信号のレベルがそれぞれハイレベル、ハイレベル、ローレベルからローレベル、ローレベル、ハイレベルに変化する。この場合、そのＳＦＦ回路６のクロック入力（ＣＬＫ）に入力される信号のレベルがローレベルからハイレベルに変化するので、そのＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）として、それぞれ前回の出力（Ｑｍ）、反転出力（Ｑｍ’）を保持し、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号のレベルは、それぞれローレベル、ハイレベルからハイレベル、ローレベルに変化する。
次に、上記に対して、そのＭＦＦ回路５のクロック入力（ＣＬＫ）に入力される信号のレベルがローレベルからハイレベルに変化する。この場合、そのＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号のレベルは、それぞれハイレベル、ローレベルからローレベル、ハイレベルに変化し、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）として、それぞれ前回の出力（Ｑｓ）、反転出力（Ｑｓ’）を保持する。
次に、上記に対して、そのＭＦＦ回路５のクロック入力（ＣＬＫ）、データ入力（Ｄ）、データ反転入力（Ｄ−）に入力される信号のレベルがそれぞれハイレベル、ローレベル、ハイレベルからローレベル、ハイレベル、ローレベルに変化する。この場合、そのＳＦＦ回路６のクロック入力（ＣＬＫ）に入力される信号のレベルがローレベルからハイレベルに変化するので、そのＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）として、それぞれ前回の出力（Ｑｍ）、反転出力（Ｑｍ’）を保持し、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号のレベルは、それぞれハイレベル、ローレベルからローレベル、ハイレベルに変化する。
次に、上記に対して、そのＭＦＦ回路５のクロック入力（ＣＬＫ）に入力される信号のレベルがローレベルからハイレベルに変化する。この場合、そのＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号のレベルは、それぞれローレベル、ハイレベルからハイレベル、ローレベルに変化し、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）として、それぞれ前回の出力（Ｑｓ）、反転出力（Ｑｓ’）を保持する。
次に、本発明の４相出力２（２ｎ＋１）分周移相器の動作について説明する。
まず、第１分周器１の動作について説明する。
ＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々は、入力信号ＩＮが有する２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝に対して（２ｎ＋１）分周した２倍の周波数｛ｆｒｅｑ＿２｝を生成し、そのＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）、ＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から、その２倍の周波数｛ｆｒｅｑ＿２｝を有する信号を出力する。
ＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号は、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号に対して、１／４周期分だけ位相が遅れる。即ち、入力信号ＩＮの周波数が｛ｆｒｅｑ＿２（２ｎ＋１）｝により表されるとき、入力信号ＩＮの周期は、１／｛ｆｒｅｑ＿２（２ｎ＋１）｝により表されるため、入力信号ＩＮにおける周期１／｛ｆｒｅｑ＿２（２ｎ＋１）｝の半周期分だけ位相が遅れる。
このため、第１段目のＭＳＦＦ回路４−１のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号は、それぞれ、ＭＳＦＦ回路４−（ｎ＋１）のＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号に対して、１／４周期分だけ位相が遅れる。即ち、上記の周期１／｛ｆｒｅｑ＿２（２ｎ＋１）｝の｛（２ｎ＋１）／２｝周期分だけ位相が遅れる。
ＭＳＦＦ回路４−１〜４−（ｎ＋１）の各々のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号は、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号に対して、１／４周期分だけ位相が遅れる。即ち、入力信号ＩＮの周波数が｛ｆｒｅｑ＿２（２ｎ＋１）｝により表されるとき、入力信号ＩＮの周期は、１／｛ｆｒｅｑ＿２（２ｎ＋１）｝により表されるため、入力信号ＩＮにおける周期１／｛ｆｒｅｑ＿２（２ｎ＋１）｝の半周期分だけ位相が遅れる。
このため、第１段目のＭＳＦＦ回路４−１のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号は、それぞれ、ＭＳＦＦ回路４−（ｎ＋１）のＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号に対して、１／４周期分だけ位相が遅れる。即ち、上記の周期１／｛ｆｒｅｑ＿２（２ｎ＋１）｝の｛（２ｎ＋１）／２｝周期分だけ位相が遅れる。
次に、第２分周器２の動作について説明する。
ＭＳＦＦ回路４−（ｎ＋２）では、そのＭＦＦ回路５のクロック入力（ＣＬＫ）に第（ｎ＋１）段目のＭＳＦＦ回路４−（ｎ＋１）のＳＦＦ回路６の反転出力（Ｑｓ’）が入力され、そのＳＦＦ回路６のクロック入力（ＣＬＫ）に第１段目のＭＳＦＦ回路４−１のＭＦＦ回路５の反転出力（Ｑｍ’）が入力される。これにより、ＭＳＦＦ回路４−（ｎ＋２）は、上記の信号が有する２倍の周波数｛ｆｒｅｑ＿２｝に対して２分周した周波数｛ｆｒｅｑ＿１｝を生成し、そのＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）、ＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から、その周波数｛ｆｒｅｑ＿１｝を有する出力信号を出力する。
ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される出力信号｛ＯＵＴ＿９０｝、｛ＯＵＴ＿２７０｝は、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿１８０｝に対して、それぞれ、１／４周期分だけ位相が遅れる。即ち、９０度位相が遅れる。
ＭＳＦＦ回路４−（ｎ＋２）のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される出力信号｛ＯＵＴ＿９０｝、｛ＯＵＴ＿２７０｝は、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿１８０｝に対して、それぞれ、１／４周期分だけ位相が遅れる。即ち、９０度位相が遅れる。
このように、本発明の４相出力２（２ｎ＋１）分周移相器は、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号ＩＮを入力し、上記の２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝に対して２（２ｎ＋１）分周した周波数｛ｆｒｅｑ＿１｝を生成し、上記の周波数｛ｆｒｅｑ＿１｝を有し、且つ、その位相を各々９０度シフトした４相の出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿９０｝、｛ＯＵＴ＿１８０｝、｛ＯＵＴ＿２７０｝を出力する。
（実施形態）
図６は、本発明の４相出力２（２ｎ＋１）分周移相器として、ｎ＝１の場合、すなわち４相出力６分周移相器の構成を示している。
図６は、本発明の４相出力２（２ｎ＋１）分周移相器として、ｎ＝１の場合、すなわち４相出力６分周移相器の構成を示している。
本発明の４相出力６分周移相器は、第１分周器１と、第２分周器２とを具備している。
第１分周器１は、入力信号ＩＮが有する６倍の周波数｛ｆｒｅｑ＿６｝に対して３分周した２倍の周波数｛ｆｒｅｑ＿２｝を生成し、２倍の周波数｛ｆｒｅｑ＿２｝を有する信号を出力する。
第２分周器２は、上記信号が有する２倍の周波数｛ｆｒｅｑ＿２｝に対して２分周した周波数｛ｆｒｅｑ＿１｝を生成し、周波数｛ｆｒｅｑ＿１｝を有し、且つ、その位相を各々９０度シフトした４相の出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿９０｝、｛ＯＵＴ＿１８０｝、｛ＯＵＴ＿２７０｝を出力する。
第１分周器１は、入力信号ＩＮが有する６倍の周波数｛ｆｒｅｑ＿６｝に対して３分周した２倍の周波数｛ｆｒｅｑ＿２｝を生成し、２倍の周波数｛ｆｒｅｑ＿２｝を有する信号を出力する。
第２分周器２は、上記信号が有する２倍の周波数｛ｆｒｅｑ＿２｝に対して２分周した周波数｛ｆｒｅｑ＿１｝を生成し、周波数｛ｆｒｅｑ＿１｝を有し、且つ、その位相を各々９０度シフトした４相の出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿９０｝、｛ＯＵＴ＿１８０｝、｛ＯＵＴ＿２７０｝を出力する。
第１分周器１は、ＮＯＲ回路３と、２段のマスタースレーブ（ｍａｓｔｅｒ−ｓｌａｖｅ）型−Ｄ型フリップフロップ（ＭＳＦＦ）回路４−１〜４−２とを備えている。
第２分周器２は、４相信号出力器として、１段のＭＳＦＦ回路４−３を備えている。
第２分周器２は、４相信号出力器として、１段のＭＳＦＦ回路４−３を備えている。
図７は、本発明の４相出力２（２ｎ＋１）分周移相器として、ｎ＝１における４相出力６分周移相器の動作を示すタイミングチャートである。
まず、第１分周器１の動作について説明する。
ＭＳＦＦ回路４−１〜４−２の各々は、入力信号ＩＮが有する６倍の周波数｛ｆｒｅｑ＿６｝に対して６分周した２倍の周波数｛ｆｒｅｑ＿２｝を生成し、そのＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）、ＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から、その２倍の周波数｛ｆｒｅｑ＿２｝を有する信号を出力する。
ＭＳＦＦ回路４−１〜４−２の各々のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号は、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号に対して、１／４周期分だけ位相が遅れる。即ち、入力信号ＩＮの周波数が｛ｆｒｅｑ＿６｝により表されるとき、入力信号ＩＮの周期は、１／｛ｆｒｅｑ＿６｝により表されるため、入力信号ＩＮにおける周期１／｛ｆｒｅｑ＿６｝の半周期分だけ位相が遅れる。
このため、第１段目のＭＳＦＦ回路４−１のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号ｄ、ｄ−は、それぞれ、ＭＳＦＦ回路４−２のＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号ｂ、ｂ−に対して、１／４周期分だけ位相が遅れる。即ち、上記の周期１／｛ｆｒｅｑ＿６｝の１．５周期分だけ位相が遅れる。
ＭＳＦＦ回路４−１〜４−２の各々のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号は、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号に対して、１／４周期分だけ位相が遅れる。即ち、入力信号ＩＮの周波数が｛ｆｒｅｑ＿６｝により表されるとき、入力信号ＩＮの周期は、１／｛ｆｒｅｑ＿６｝により表されるため、入力信号ＩＮにおける周期１／｛ｆｒｅｑ＿６｝の半周期分だけ位相が遅れる。
このため、第１段目のＭＳＦＦ回路４−１のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される信号ｄ、ｄ−は、それぞれ、ＭＳＦＦ回路４−２のＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される信号ｂ、ｂ−に対して、１／４周期分だけ位相が遅れる。即ち、上記の周期１／｛ｆｒｅｑ＿６｝の１．５周期分だけ位相が遅れる。
次に、第２分周器２の動作について説明する。
ＭＳＦＦ回路４−３では、そのＭＦＦ回路５のクロック入力（ＣＬＫ）に第２段目のＭＳＦＦ回路４−２のＳＦＦ回路６の反転出力（Ｑｓ’）である信号ｂ−が入力され、そのＳＦＦ回路６のクロック入力（ＣＬＫ）に第１段目のＭＳＦＦ回路４−１のＭＦＦ回路５の反転出力（Ｑｍ’）である信号ｄ−が入力される。これにより、ＭＳＦＦ回路４−３は、上記の信号ｂ−、ｄ−が有する２倍の周波数に対して２分周した周波数｛ｆｒｅｑ＿１｝を生成し、そのＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）、ＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から、その周波数｛ｆｒｅｑ＿１｝を有する出力信号を出力する。
ＭＳＦＦ回路４−３のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される出力信号｛ＯＵＴ＿９０｝、｛ＯＵＴ＿２７０｝は、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿１８０｝に対して、それぞれ、１／４周期分だけ位相が遅れる。即ち、９０度位相が遅れる。
ＭＳＦＦ回路４−３のＭＦＦ回路５の出力（Ｑｍ）、反転出力（Ｑｍ’）から出力される出力信号｛ＯＵＴ＿９０｝、｛ＯＵＴ＿２７０｝は、そのＳＦＦ回路６の出力（Ｑｓ）、反転出力（Ｑｓ’）から出力される出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿１８０｝に対して、それぞれ、１／４周期分だけ位相が遅れる。即ち、９０度位相が遅れる。
このように、本発明の４相出力６分周移相器は、入力信号ＩＮが有する６倍の周波数｛ｆｒｅｑ＿６｝に対して６分周した周波数｛ｆｒｅｑ＿１｝を生成し、周波数｛ｆｒｅｑ＿１｝を有し、且つ、その位相を各々９０度シフトした４相の出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿９０｝、｛ＯＵＴ＿１８０｝、｛ＯＵＴ＿２７０｝を出力する。
上述のように、本発明の４相出力２（２ｎ＋１）分周移相器によれば、第１分周器１と第２分周器２との２つの構成により、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号ＩＮを入力し、上記の２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝に対して２（２ｎ＋１）分周した周波数｛ｆｒｅｑ＿１｝を生成し、上記の周波数｛ｆｒｅｑ＿１｝を有し、且つ、その位相を各々９０度シフトした４相の出力信号｛ＯＵＴ＿０｝、｛ＯＵＴ＿９０｝、｛ＯＵＴ＿１８０｝、｛ＯＵＴ＿２７０｝を出力することができる。
本発明の４相出力２（２ｎ＋１）分周移相器によれば、第１分周器１と第２分周器２とにより、ＮＯＲ回路３と、（ｎ＋２）段のＭＳＦＦ回路４−１〜４−（ｎ＋２）とを具備している。ここで、ｎ＝１とした場合、本発明の４相出力６分周移相器によれば、第１分周器１と第２分周器２とにより、ＮＯＲ回路３と、３段のＭＳＦＦ回路４−１〜４−３とを具備している。これに対して、従来の分周移相器では、第１の分周器１０１と第２の分周器１０２とＮＡＮＤ回路１０９とラッチ回路１０６とにより、ＤＦＦ回路が３段、ラッチ回路が１段、インバータ回路が１段、ＡＮＤ回路が３段（そのうちの１段はＮＡＮＤ回路）から構成されている。このため、従来の分周移相器では、回路の数が多く複雑になる。
このように、本発明の４相出力２（２ｎ＋１）分周移相器によれば、従来のそれよりも簡単な構成により、２（２ｎ＋１）倍の周波数｛ｆｒｅｑ＿２（２ｎ＋１）｝を有する入力信号ＩＮに対して、周波数｛ｆｒｅｑ＿１｝を有する上記の４相の出力信号を出力することができる。
また、本発明の４相出力２（２ｎ＋１）分周移相器によれば、従来のそれよりも簡単な構成であるため、低消費電流化が可能であり、チップレイアウト面積を小さくすることによりＩＣ化に好適である。
１ 第１分周器
２ 第２分周器
３ ＮＯＲ回路（論理和ゲート）
４−１〜４−（ｎ＋１） マスタースレーブ（ｍａｓｔｅｒ−ｓｌａｖｅ）型−Ｄ型フリップフロップ（ＭＳＦＦ）回路
４−（ｎ＋２） ＭＳＦＦ回路（４相信号出力用ＭＳＦＦ回路）
５ マスター側のＤ型フリップフロップ（ＭＦＦ）回路
６ スレーブ側のＤ型フリップフロップ（ＳＦＦ）回路
ＣＬＫ クロック入力
Ｄ データ入力
Ｄ− データ反転入力
Ｑｍ、Ｑｓ 出力
Ｑｍ’、Ｑｓ’ 反転出力
ＩＮ 入力信号
ｆｒｅｑ＿２（２ｎ＋１）、ｆｒｅｑ＿２、ｆｒｅｑ＿１ 周波数
１０１ １／３分周器（第１の分周器）
１０２ １／２分周器（第２の分周器）
１０３、１０４ ＤＦＦ回路
１０５ ＤＦＦ回路
１０６ ラッチ回路
１０７、１０８ ＡＮＤ回路
１０９ ＮＡＮＤ回路（論理積ゲート）
１１０インバータ回路
Ｃ クロック入力
Ｄ データ入力
Ｑ 出力
Ｑ− 反転出力
２ 第２分周器
３ ＮＯＲ回路（論理和ゲート）
４−１〜４−（ｎ＋１） マスタースレーブ（ｍａｓｔｅｒ−ｓｌａｖｅ）型−Ｄ型フリップフロップ（ＭＳＦＦ）回路
４−（ｎ＋２） ＭＳＦＦ回路（４相信号出力用ＭＳＦＦ回路）
５ マスター側のＤ型フリップフロップ（ＭＦＦ）回路
６ スレーブ側のＤ型フリップフロップ（ＳＦＦ）回路
ＣＬＫ クロック入力
Ｄ データ入力
Ｄ− データ反転入力
Ｑｍ、Ｑｓ 出力
Ｑｍ’、Ｑｓ’ 反転出力
ＩＮ 入力信号
ｆｒｅｑ＿２（２ｎ＋１）、ｆｒｅｑ＿２、ｆｒｅｑ＿１ 周波数
１０１ １／３分周器（第１の分周器）
１０２ １／２分周器（第２の分周器）
１０３、１０４ ＤＦＦ回路
１０５ ＤＦＦ回路
１０６ ラッチ回路
１０７、１０８ ＡＮＤ回路
１０９ ＮＡＮＤ回路（論理積ゲート）
１１０インバータ回路
Ｃ クロック入力
Ｄ データ入力
Ｑ 出力
Ｑ− 反転出力
Claims (5)
- ２（２ｎ＋１）（ｎは１以上の整数）倍の第１周波数を有する入力信号を入力し、前記第１周波数に対して（２ｎ＋１）分周した第２周波数を有する位相の異なる複数の信号を生成し、前記複数の信号のうちで、位相が前記入力信号の（２ｎ＋１）／２周期分シフトした第１信号と第２信号とを出力する第１分周器と、
前記第１信号及び前記第２信号を入力し、前記第１信号の前記２周波数に対して２分周した第３周波数の第３信号と、前記第２信号の前記２周波数に対して２分周し、且つ、前記第３信号に対して９０度位相がシフトした第４信号とを生成し、前記第３周波数を有し位相がそれぞれ９０度シフトした前記第３信号及び前記第４信号を含む４相の出力信号を出力する第２分周器と
を具備する
４相出力２（２ｎ＋１）分周移相器。 - 請求項１に記載の４相出力２（２ｎ＋１）分周移相器において、
前記第１分周器は、
直列接続された（ｎ＋１）段のマスタースレーブ型フリップフロップ（以下、ＭＳＦＦ）回路と、
第ｎ段目のＭＳＦＦ回路のスレーブ側フリップフロップ（以下、ＳＦＦ）回路の出力信号と、第（ｎ＋１）段目のＭＳＦＦ回路のＳＦＦ回路の出力信号とを入力し、論理和信号を第１段目のＭＳＦＦ回路のマスター側フリップフロップ（以下、ＭＦＦ）回路のデータ入力に出力する論理和ゲートと
を備え、
前記第２分周器は、
前記第（ｎ＋１）段目のＭＳＦＦ回路のＳＦＦ回路に接続された４相信号出力用ＭＦＦ回路と、
前記４相信号出力用ＭＦＦ回路、及び、前記第１段目のＭＳＦＦ回路のＭＦＦ回路に接続された４相信号出力用ＳＦＦ回路と
を備え、
前記（ｎ＋１）段のＭＳＦＦ回路のＭＦＦ回路の各々は、
前記入力信号がクロック信号として入力され、出力信号及び反転信号として前記第２周波数の信号を生成し、
前記（ｎ＋１）段のＭＳＦＦ回路のＳＦＦ回路の各々は、
前記入力信号の反転信号がクロック信号として入力され、出力信号及び反転信号として前記第２周波数の信号を生成し、
前記４相信号出力用ＭＦＦ回路は、前記第２信号である前記第（ｎ＋１）段目のＭＳＦＦ回路のＳＦＦ回路の反転信号をクロック信号として入力して、前記第３周波数を有する前記第４信号とその反転信号を出力し、
前記４相信号出力用ＳＦＦ回路は、前記第１信号である前記第１段目のＭＳＦＦ回路のＭＦＦ回路の反転信号をクロック信号として入力して、前記第３周波数を有する前記第３信号とその反転信号を出力する
４相出力２（２ｎ＋１）分周移相器。 - 一のクロック信号に基づいて動作する直列に接続された（ｎ＋１）（ｎは１以上の整数）段のマスタースレーブ型フリップフロップ（以下、ＭＳＦＦ）回路と、
前記（ｎ＋１）段のＭＳＦＦ回路の、第ｎ段目のＭＳＦＦ回路の出力信号と第（ｎ＋１）段目のＭＳＦＦ回路の出力信号との論理和信号を生成し、第１段目のＭＳＦＦ回路のデータ入力に入力させるＮＯＲ回路と、
前記第１段目のＭＳＦＦ回路のマスター出力信号と前記第（ｎ＋１）段目のＭＳＦＦ回路のスレーブ出力信号とに基づいて、前記クロック信号の周波数の１／２（２ｎ＋１）の周波数を有し９０度ずつ位相をシフトした４相クロック信号を生成する４相信号出力用ＭＳＦＦ回路と
を備える
４相出力２（２ｎ＋１）分周移相器。 - 請求項３に記載の４相出力２（２ｎ＋１）分周移相器において、
前記（ｎ＋１）段のＭＳＦＦ回路の段数によって分周数を変更可能である
４相出力２（２ｎ＋１）分周移相器。 - 請求項３に記載の４相出力２（２ｎ＋１）分周移相器において、
前記（ｎ＋１）段のＭＳＦＦ回路のｎが２以上である
４相出力２（２ｎ＋１）分周移相器。
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