JP2009171573A - Dll回路およびその制御方法 - Google Patents
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Abstract
【解決手段】本発明のDLL回路は、基準クロックを所定の分周比で分周して分周クロックを生成するクロック分周手段;前記分周クロックに対する遅延固定動作を行って遅延クロックを生成するフィードバックループ;前記遅延クロックを前記基準クロックの半周期だけ遅延させて半周期遅延クロックを生成する半周期遅延手段;および前記遅延クロックと前記半周期遅延クロックを組み合わせ演算して出力クロックを生成する演算手段;を含むことを特徴とする。
【選択図】図1
Description
図1に示すように、本発明の一実施形態に係るDLL回路は、クロック入力バッファ100、クロック分周手段200、第1遅延ライン310、遅延補償部320、第1位相検知部330、第1遅延制御部340、第2遅延ライン410、第2遅延制御部420、および演算手段500を含む。
300…フィードバックループ
310…第1遅延ライン
400…半周期遅延手段
410…第2遅延ライン
420…第2遅延制御部
500…演算手段
Claims (21)
- 基準クロックを所定の分周比で分周して分周クロックを生成するクロック分周手段と、
前記分周クロックに対する遅延固定動作を行って遅延クロックを生成するフィードバックループと、
前記遅延クロックを前記基準クロックの半周期だけ遅延させて半周期遅延クロックを生成する半周期遅延手段と、
前記遅延クロックと前記半周期遅延クロックを組み合わせ演算して出力クロックを生成する演算手段と、
を含むことを特徴とするDLL(Delay Locked Loop)回路。 - 前記フィードバックループは、
遅延制御信号に応答し、前記分周クロックを遅延させて前記遅延クロックを生成する遅延ラインと、
一定遅延量を前記遅延クロックに付与してフィードバッククロックを生成する遅延補償部と、
前記基準クロックと前記フィードバッククロックの位相を比較検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答して前記遅延制御信号を生成する遅延制御部と、
を含むことを特徴とする、請求項1に記載のDLL回路。 - 前記半周期遅延手段は、
遅延制御信号に応答し、前記遅延クロックを遅延させて前記半周期遅延クロックと反転1周期遅延クロックを生成する遅延ラインと、
前記遅延クロックと前記反転1周期遅延クロックの位相を比較検知して前記遅延制御信号を生成する遅延制御部と
を含むことを特徴とする、請求項1に記載のDLL回路。 - 前記遅延ラインは、
前記遅延制御信号に応答して前記遅延クロックを遅延させ、前記遅延クロックと前記基準クロックの半周期だけの位相差を有する前記半周期遅延クロックを生成する第1遅延部と、
前記遅延制御信号に応答して前記半周期遅延クロックを遅延させ、前記半周期遅延クロックと前記基準クロックの半周期だけの位相差を有するクロックを生成し、これを反転させて前記反転1周期遅延クロックを生成する第2遅延部と、
を含むことを特徴とする、請求項3に記載のDLL回路。 - 前記遅延制御信号は複数のデジタル信号を含み、
前記第1遅延部は、前記デジタル信号が各々1個ずつ入力され、前記遅延クロックが各々入力される複数の単位遅延器を含むことを特徴とする、請求項4に記載のDLL回路。 - 前記第2遅延部は、前記デジタル信号が各々1個ずつ入力され、前記半周期遅延クロックが各々入力される複数の単位遅延器を含み、前記複数の単位遅延器の最終出力端に前記反転1周期遅延クロックを出力するインバータが備えられることを特徴とする、請求項5に記載のDLL回路。
- 前記遅延制御部は、
前記遅延クロックと前記反転1周期遅延クロックの位相を検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答し、複数ビットのデジタル信号の論理値を制御して前記遅延制御信号として出力するシフトレジスタと、
を含むことを特徴とする、請求項6に記載のDLL回路。 - 前記遅延制御信号は、電圧レベルに応じて前記遅延ラインの遅延量を制御するためのレベル信号として実現され、
前記第1遅延部は、前記遅延制御信号の電圧レベルに応じて遅延量を決定し、前記遅延クロックの入力を受けて前記半周期遅延クロックを出力する電圧制御遅延器を含むことを特徴とする、請求項4に記載のDLL回路。 - 前記第2遅延部は、前記遅延制御信号の電圧レベルに応じて遅延量を決定し、前記半周期遅延クロックの入力を受けて前記反転1周期遅延クロックを出力する電圧制御遅延器を含むことを特徴とする、請求項8に記載のDLL回路。
- 前記遅延制御部は、
前記遅延クロックと前記反転1周期遅延クロックの位相を検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答し、電圧ポンピング動作を行ってポンプ電圧を生成するチャージポンプと、
前記ポンプ電圧のノイズ成分を取り除いて前記遅延制御信号を生成する低域通過フィルタと、
を含むことを特徴とする、請求項9に記載のDLL回路。 - 前記演算手段は、前記遅延クロックと前記半周期遅延クロックを排他的論理和演算して前記出力クロックを生成することを特徴とする、請求項1に記載のDLL回路。
- 基準クロックを所定の分周比で分周して分周クロックを生成するクロック分周手段と、
第1遅延制御信号に応答し、前記分周クロックを遅延させて第1遅延クロックを生成する第1遅延ラインと、
第2遅延制御信号に応答し、前記第1遅延クロックを遅延させて第2遅延クロックと第3遅延クロックを生成する第2遅延ラインと、
前記第1遅延クロックと前記第3遅延クロックの位相を比較して前記第2遅延制御信号を生成する第1遅延制御部と、
前記第1遅延クロックと前記第2遅延クロックを組み合わせ演算して出力クロックを生成する演算手段と、
を含むことを特徴とするDLL(Delay Locked Loop)回路。 - 前記第2遅延ラインは、
前記第2遅延制御信号に応答して前記第1遅延クロックを遅延させ、前記第1遅延クロックと前記基準クロックの半周期だけの位相差を有する前記第2遅延クロックを生成する第1遅延部と、
前記第2遅延制御信号に応答して前記第2遅延クロックを遅延させ、前記第2遅延クロックと前記基準クロックの半周期だけの位相差を有するクロックを生成し、これを反転させて前記第3遅延クロックを生成する第2遅延部と、
を含むことを特徴とする、請求項12に記載のDLL回路。 - 前記第1遅延制御部は、
前記第1遅延クロックと前記第3遅延クロックの位相を検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答し、複数ビットのデジタル信号の論理値を制御して前記第2遅延制御信号として出力するシフトレジスタと、
を含むことを特徴とする、請求項12に記載のDLL回路。 - 前記第1遅延制御部は、
前記第1遅延クロックと前記第3遅延クロックの位相を検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答し、電圧ポンピング動作を行ってポンプ電圧を生成するチャージポンプと、
前記ポンプ電圧のノイズ成分を取り除いて前記第2遅延制御信号を生成する低域通過フィルタと、
を含むことを特徴とする、請求項12に記載のDLL回路。 - 前記演算手段は、前記遅延クロックと前記半周期遅延クロックを排他的論理和演算して前記出力クロックを生成することを特徴とする、請求項12に記載のDLL回路。
- 前記第1遅延クロックに一定遅延量を付与してフィードバッククロックを生成する遅延補償部と、
前記基準クロックと前記フィードバッククロックの位相を比較検知して位相検知信号を生成する位相検知部と、
前記位相検知信号に応答して前記第1遅延制御信号を生成する第2遅延制御部と、
をさらに含むことを特徴とする、請求項12に記載のDLL回路。 - 基準クロックを所定の分周比で分周して分周クロックを生成するステップと、
前記分周クロックに対する遅延固定動作を行って遅延クロックを生成するステップと、
前記遅延クロックを前記基準クロックの一周期だけ遅延させ、反転させて反転1周期遅延クロックを生成するステップと、
前記遅延クロックと前記反転1周期遅延クロックの位相差に応じ、前記遅延クロックを前記基準クロックの半周期だけ遅延させて半周期遅延クロックを生成するステップと、
前記遅延クロックと前記半周期遅延クロックを排他的論理和演算して出力クロックを生成するステップと、
を含むことを特徴とするDLL(Delay Locked Loop)回路の制御方法。 - 前記半周期遅延クロックを生成するステップは、
前記遅延クロックと前記反転1周期遅延クロックの位相を検知して位相検知信号を生成するステップと、
前記位相検知信号に応答し、複数ビットのデジタル信号の論理値を制御して遅延制御信号として出力するステップと、
を含むことを特徴とする、請求項18に記載のDLL回路の制御方法。 - 前記半周期遅延クロックを生成するステップは、
前記遅延クロックと前記反転1周期遅延クロックの位相を検知して位相検知信号を生成するステップと、
前記位相検知信号に応答し、電圧ポンピング動作を行ってポンプ電圧を生成するステップと、
前記ポンプ電圧のノイズ成分を取り除いて遅延制御信号を生成するステップと、
を含むことを特徴とする、請求項18に記載のDLL回路の制御方法。 - 前記遅延クロックを生成するステップは、
前記遅延クロックの出力経路に存在する遅延素子の遅延量をモデリングした遅延時間を前記遅延クロックに付与してフィードバッククロックを生成するステップと、
前記基準クロックと前記フィードバッククロックの位相を比較検知して位相検知信号を生成するステップと、
前記位相検知信号に応答して遅延制御信号を生成するステップと、
前記遅延制御信号に応答し、前記分周クロックを遅延させて前記遅延クロックを生成するステップと、
を含むことを特徴とする、請求項18に記載のDLL回路の制御方法。
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121025 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130328 |