KR100962017B1 - Ｄｌｌ 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명의 DLL(Delay Locked Loop) 회로는, 기준 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 클럭 분주 수단; 상기 분주 클럭에 대한 지연 고정 동작을 수행하여 지연 클럭을 생성하는 피드백 루프; 상기 지연 클럭을 상기 기준 클럭의 반주기만큼 지연시켜 반주기 지연 클럭을 생성하는 반주기 지연 수단; 및 상기 지연 클럭과 상기 반주기 지연 클럭을 조합 연산하여 출력 클럭을 생성하는 연산 수단;을 포함하는 것을 특징으로 한다.
Figure R1020080004066
DLL 회로, 듀티비 보정, 반주기 지연

Description

ＤＬＬ 회로 및 그 제어 방법{DLL Circuit and Method of Controlling the Same}
본 발명은 DLL(Delay Locked Loop) 회로 및 그 제어 방법에 관한 것으로, 보다 상세하게는 외부 클럭에 대해 위상이 앞서는 내부 클럭을 생성하는 DLL 회로 및 그 제어 방법에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
DLL 회로로부터 출력되는 클럭은 그 듀티비(Duty Ratio)가 정확히 정해진 비율(예를 들어, 50:50)을 유지하여야만 DLL 회로의 동작 효율 저하를 방지할 수 있다. 그러나 DLL 회로 외부의 지터(Jitter) 특성 및 DLL 회로 내부의 지연 소자들이 갖는 불균일한 지연값 등에 의해 DLL 회로의 출력 클럭의 듀티비는 쉽게 틀어지게 된다. 이러한 부작용을 방지하기 위해, 종래의 DLL 회로는 듀티 사이클 보정 장치를 구비하여 출력 클럭의 듀티비가 정해진 비율을 가지도록 하는 동작을 수행하였다. 그러나 종래의 DLL 회로에 구비된 듀티 사이클 보정 장치들은 점유 면적이 크고 동작 시간이 길거나, 저전력화 구현시 동작 특성이 저하되는 등의 문제점을 가지고 있었다. 반도체 집적 회로의 고속화, 고집적화 및 저전력화 추세에 있어서, 보다 향상된 정확도의 듀티비를 갖는 클럭의 구현이 요구되고 있으며, 이에 따라 보다 효율적인 듀티 사이클 보정 능력을 갖는 DLL 회로가 요구되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 보다 향상된 듀티비 특성을 갖는 클럭을 생성하는 DLL 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 보다 안정적으로 반도체 집적 회로의 동작을 지원하는 DLL 회로 및 그 제어 방법을 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로는, 기준 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 클럭 분주 수단; 상기 분주 클럭에 대한 지연 고정 동작을 수행하여 지연 클럭을 생성하는 피드백 루프; 상기 지연 클럭을 상기 기준 클럭의 반주기만큼 지연시켜 반주기 지연 클럭을 생성하는 반주기 지연 수단; 및 상기 지연 클럭과 상기 반주기 지연 클럭을 조합 연산하여 출력 클럭을 생성하는 연산 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 DLL 회로는, 기준 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 클럭 분주 수단; 제 1 지연 제어 신호에 응답하여 상기 분주 클럭을 지연시켜 제 1 지연 클럭을 생성하는 제 1 지연 라인; 제 2 지연 제어 신호에 응답하여 상기 제 1 지연 클럭을 지연시켜 제 2 지연 클럭과 제 3 지연 클럭을 생성하는 제 2 지연 라인; 상기 제 1 지연 클럭과 상기 제 3 지연 클럭의 위상을 비교하여 상기 제 2 지연 제어 신호를 생성하는 지연 제어부; 및 상 기 제 1 지연 클럭과 상기 제 2 지연 클럭을 조합 연산하여 출력 클럭을 생성하는 연산 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 또 다른 실시예에 따른 DLL 회로의 제어 방법은, a) 기준 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 단계; b) 상기 분주 클럭에 대한 지연 고정 동작을 수행하여 지연 클럭을 생성하는 단계; c) 상기 지연 클럭을 상기 기준 클럭의 한주기만큼 지연시키고 반전시켜 반전 한주기 지연 클럭을 생성하는 단계; d) 상기 지연 클럭과 상기 반전 한주기 지연 클럭의 위상차에 따라 상기 지연 클럭을 상기 기준 클럭의 반주기만큼 지연시켜 반주기 지연 클럭을 생성하는 단계; 및 e) 상기 지연 클럭과 상기 반주기 지연 클럭을 배타적 논리합 연산하여 출력 클럭을 생성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 DLL 회로 및 그 제어 방법은, 기준 클럭을 소정의 분주비로 분주한 후 지연 고정 동작 및 듀티 사이클 보정 동작을 수행함으로써, 동작 전류를 감소시켜 전력 효율을 향상시키는 효과가 있다.
또한 본 발명의 DLL 회로 및 그 제어 방법은, 외부 클럭의 듀티 사이클에 관계 없이 일정한 듀티 사이클을 갖는 내부 클럭을 생성함으로써, 반도체 집적 회로의 안정적인 동작을 지원하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 클럭 입력 버퍼(100), 클럭 분주 수단(200), 제 1 지연 라인(310), 지연 보상부(320), 제 1 위상 감지부(330), 제 1 지연 제어부(340), 제 2 지연 라인(410), 제 2 지연 제어부(420) 및 연산 수단(500)을 포함한다.
상기 클럭 입력 버퍼(100)는 외부 클럭(clk_ext)을 버퍼링하여 기준 클럭(clk_ref)을 생성한다. 그리고 상기 클럭 분주 수단(200)은 상기 기준 클럭(clk_ref)을 소정의 분주비(여기에서는 2)로 분주하여 분주 클럭(clk_div)을 생성한다.
상기 제 1 지연 라인(310)은 제 1 지연 제어 신호(dlycont1)에 응답하여 상기 분주 클럭(clk_div)을 지연시켜 제 1 지연 클럭(이하, 지연 클럭(clk_dly))을 생성한다. 상기 지연 보상부(320)는 상기 지연 클럭(clk_dly)의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 지연 클럭(clk_dly)에 부여하여 피드백 클럭(clk_fb)을 생성한다. 상기 제 1 위상 감지부(330)는 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교 감지하여 제 1 위상 감지 신호(phdet1)를 생성한다. 상기 제 1 지연 제어부(340)는 상기 제 1 위상 감지 신호(phdet1)에 응답하여 상기 제 1 지연 제어 신호(dlycont1)를 생성한다.
상기 제 2 지연 라인(410)은 제 2 지연 제어 신호(dlycont2)에 응답하여 상기 지연 클럭(clk_dly)을 지연시켜 제 2 지연 클럭(이하, 반주기 지연 클럭(clk_hpdly))과 제 3 지연 클럭(이하, 반전 한주기 지연 클럭(/clk_opdly))을 생 성한다. 상기 제 2 지연 제어부(420)는 상기 지연 클럭(clk_dly)과 상기 반전 한주기 지연 클럭(/clk_opdly)의 위상을 비교 감지하여 상기 제 2 지연 제어 신호(dlycont2)를 생성한다.
상기 연산 수단(500)은 상기 지연 클럭(clk_dly)과 상기 반주기 지연 클럭(clk_hpdly)을 조합 연산하여 출력 클럭(clk_out)을 생성한다.
여기에서, 상기 클럭 분주 수단(200)은 일반적인 플립플롭 타입의 클럭 분주기로서 구현될 수 있으며, 클럭 분주기의 특성상 듀티 사이클이 보정된 클럭을 제공하게 된다. 즉, 상기 분주 클럭(clk_div)은 상기 기준 클럭(clk_ref)의 1/2에 해당하는 주파수를 가지며, 듀티 사이클이 보정된 형태로서 출력된다. 이처럼, 상기 클럭 분주 수단(200)이 구비됨에 따라, 이후의 구성 요소들의 동작 횟수가 줄어들고, 상기 DLL 회로의 피크 전류(Peak Current)가 감소하여 소비 전력의 효율이 향상된다.
상기 제 1 지연 라인(310), 상기 지연 보상부(320), 상기 제 1 위상 감지부(330) 및 상기 제 1 지연 제어부(340)는 일반적인 DLL 회로의 필수 구성으로서, 이를 피드백 루프(300)라고 명명하여도 무방하다. 즉, 상기 피드백 루프(300)는 상기 분주 클럭(clk_div)에 대한 지연 고정 동작을 수행하여 상기 지연 클럭(clk_dly)을 생성한다.
상기 제 2 지연 라인(410) 및 상기 제 2 지연 제어부(420)는 상기 지연 클럭(clk_dly)을 상기 기준 클럭(clk_ref)의 반주기만큼 지연시켜 상기 반주기 지연 클럭(clk_hpdly)을 생성하는 기능을 수행하므로, 두 구성 요소를 묶어 반주기 지연 수단(400)이라 이를 수 있다.
상기 연산 수단(500)은 상기 지연 클럭(clk_dly)과 상기 지연 클럭(clk_dly)이 반주기만큼 지연되어 생성된 상기 반주기 지연 클럭(clk_hpdly)을 배타적 논리합 연산함으로써, 듀티 사이클이 보정된 형태의 상기 출력 클럭(clk_out)을 생성할 수 있다. 상기 연산 수단(500)의 구성은 당업자라면 배타적 노어게이트와 인버터를 이용하여 용이하게 구현할 수 있으므로, 구성에 대한 더 자세한 설명은 생략하기로 한다.
상술한 것과 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 상기 기준 클럭(clk_ref)을 소정의 분주비로 분주하여 상기 분주 클럭(clk_div)을 생성하고, 이후 상기 분주 클럭(clk_div)에 대한 지연 고정 동작을 수행하여 상기 지연 클럭(clk_dly)을 생성한다. 그리고 상기 지연 클럭(clk_dly)을 상기 기준 클럭(clk_ref)의 반주기만큼 지연시켜 상기 반주기 지연 클럭(clk_hpdly)을 생성한 후, 상기 지연 클럭(clk_dly)과 상기 반주기 지연 클럭(clk_hpdly)을 배타적 논리합 연산함으로써, 일정한 듀티 사이클을 갖는 상기 출력 클럭(clk_dly)을 생성할 수 있다.
도 2a는 도 1에 도시한 반주기 지연 수단의 상세 구성을 나타낸 일 예시도이다.
도시한 바와 같이, 일 예시로서의 상기 반주기 지연 수단(400a)은 제 2 지연 라인(410a) 및 제 2 지연 제어부(420a)를 포함하며, 디지털 타입으로서 상기 제 2 지연 제어부(420a)가 n 비트의 디지털 코드의 신호를 출력하여 단계적으로 상기 제 2 지연 라인(410a)의 지연량을 제어하는 회로를 제시한다.
상기 제 2 지연 라인(410a)은, 상기 제 2 지연 제어 신호(dlycont2<1:n>)에 응답하여 상기 지연 클럭(clk_dly)을 상기 기준 클럭(clk_ref)의 반주기만큼 지연시켜 상기 반주기 지연 클럭(clk_hpdly)을 생성하는 제 1 지연부(412a); 및 상기 제 2 지연 제어 신호(dlycont2<1:n>)에 응답하여 상기 반주기 지연 클럭(clk_hpdly)을 상기 기준 클럭(clk_ref)의 반주기만큼 지연시키고 이를 반전시켜 상기 반전 한주기 지연 클럭(/clk_opdly)을 생성하는 제 2 지연부(414a);를 포함한다.
그리고 상기 제 2 지연 제어부(420a)는, 상기 지연 클럭(clk_dly)과 상기 반전 한주기 지연 클럭(/clk_opdly)의 위상을 감지하여 제 2 위상 감지 신호(phdet2)를 생성하는 제 2 위상 감지부(422a); 및 상기 제 2 위상 감지 신호(phdet2)에 응답하여 n 비트의 신호의 논리값을 제어하여 상기 제 2 지연 제어 신호(dlycont2<1:n>)로서 출력하는 쉬프트 레지스터(424);를 포함한다.
상기 제 2 지연 제어 신호(dlycont2<1:n>)는 n 개의 디지털 신호의 조합으로서 구현되며, n 개의 디지털 신호 내에는 논리값이 ‘1’인 신호가 1개 포함된다. 상기 쉬프트 레지스터(424)는 상기 제 2 위상 감지 신호(phdet2)에 응답하여 상기 논리값이 ‘1’인 신호의 위치를 쉬프팅시키는 동작을 수행한다.
이와 같은 동작을 수행하기 위해, 상기 제 1 지연부(412a) 및 상기 제 2 지연부(414a)는 낸드게이트 타입의 단위 지연기(UDLY)를 각각 n 개씩 포함한다.
상기 제 1 지연부(412a)에 구비되는 각각의 단위 지연기(UDLY<1:n>)는 상기 지연 클럭(clk_dly)과 상기 제 2 지연 제어 신호(dlycont2<1:n>)에 포함된 어느 하나의 신호를 입력 받는 제 1 낸드게이트(ND1); 상기 제 1 낸드게이트(ND1)의 출력 신호와 앞 단의 단위 지연기로부터 전달되는 신호를 입력 받는 제 2 낸드게이트(ND2); 및 상기 제 2 낸드게이트(ND2)의 출력 신호와 외부 공급전원(VDD)을 입력 받는 제 3 낸드게이트(ND3);를 각각 포함한다.
예외적으로, 가장 앞 단에 구비되는 단위 지연기(UDLY<1>)의 제 2 낸드게이트(ND2)는 앞 단의 단위 지연기의 출력 신호 대신 상기 외부 공급전원(VDD)을 공급 받는다. 그리고 가장 뒤 단에 구비되는 단위 지연기(UDLY<n>)의 제 3 낸드게이트(ND3)는 상기 반주기 지연 클럭(clk_hpdly)을 출력한다.
그리고 상기 제 2 지연부(414a)에 구비되는 각각의 단위 지연기(UDLY<1:n>)는 상기 반주기 지연 클럭(clk_hpdly)과 상기 제 2 지연 제어 신호(dlycont2<1:n>)에 포함된 어느 하나의 신호를 입력 받는 제 1 낸드게이트(ND1); 상기 제 1 낸드게이트(ND1)의 출력 신호와 앞 단의 단위 지연기로부터 전달되는 신호를 입력 받는 제 2 낸드게이트(ND2); 및 상기 제 2 낸드게이트(ND2)의 출력 신호와 외부 공급전원(VDD)을 입력 받는 제 3 낸드게이트(ND3);를 각각 포함한다.
예외적으로, 가장 앞 단에 구비되는 단위 지연기(UDLY<1>)의 제 2 낸드게이트(ND2)는 앞 단의 단위 지연기의 출력 신호 대신 상기 외부 공급전원(VDD)을 공급 받는다. 그리고 가장 뒤 단에 구비되는 단위 지연기(UDLY<n>)는 제 3 낸드게이트(ND3)의 출력 신호를 입력 받는 인버터(IV)를 포함하며, 상기 인버터(IV)는 상기 반전 한주기 지연 클럭(/clk_opdly)을 출력한다.
상기 제 1 지연부(412)가 상기 지연 클럭(clk_dly)에 정확히 상기 기준 클럭(clk_ref)의 반주기만큼의 지연 시간을 부여하고, 상기 제 2 지연부(414)가 상기 반주기 지연 클럭(clk_hpdly)에 정확히 상기 기준 클럭(clk_ref)의 반주기만큼의 지연 시간을 부여한다면, 상기 반전 한주기 지연 클럭(/clk_opdly)의 위상은 상기 지연 클럭(clk_dly)의 위상과 같게 나타날 것이다. 그러나 상기 지연 클럭(clk_dly)의 위상과 상기 반전 한주기 지연 클럭(/clk_opdly)의 위상이 다르게 나타나면, 상기 제 2 위상 감지부(422a)는 상기 제 2 위상 감지 신호(phdet2)를 이용하여 상기 제 2 지연 라인(410a)의 지연량을 증가 또는 감소시킬 것을 상기 쉬프트 레지스터(424)에 지시한다. 이후, 상기 쉬프트 레지스터(424)는 상기 제 2 위상 감지 신호(phdet2)에 응답하여 상기 제 2 지연 제어 신호(dlycont2<1:n>)에 포함된 논리값이 ‘1’인 신호의 위치를 변경하여 상기 제 2 지연 라인(410a)이 갖는 지연량을 제어한다. 이와 같은 동작을 통해 상기 지연 클럭(clk_dly)과 상기 반전 한주기 지연 클럭(/clk_opdly)의 위상은 같아질 수 있다. 그리고 상기 반주기 지연 클럭(clk_hpdly)은 상기 지연 클럭(clk_dly)에 대해 정확히 상기 기준 클럭(clk_ref)의 반주기만큼 지연된 형태로 구현될 수 있다.
도 2b는 도 1에 도시한 반주기 지연 수단의 상세 구성을 나타낸 다른 예시도이다.
도시한 바와 같이, 일 예시로서의 상기 반주기 지연 수단(400b)은 상기 제 2 지연 라인(410b) 및 상기 제 2 지연 제어부(420b)를 포함하며, 아날로그 타입으로서 상기 제 2 지연 제어부(420a)가 레벨 신호를 출력하여 상기 신호의 레벨에 따라 상기 제 2 지연 라인(410a)의 지연량을 제어하는 회로를 제시한다.
상기 제 2 지연 라인(410b)은, 상기 제 2 지연 제어 신호(dlycont2)에 응답하여 상기 지연 클럭(clk_dly)을 상기 기준 클럭(clk_ref)의 반주기만큼 지연시켜 상기 반주기 지연 클럭(clk_hpdly)을 생성하는 제 1 지연부(412b); 및 상기 제 2 지연 제어 신호(dlycont2)에 응답하여 상기 반주기 지연 클럭(clk_hpdly)을 상기 기준 클럭(clk_ref)의 반주기만큼 지연시키고 이를 반전시켜 상기 반전 한주기 지연 클럭(/clk_opdly)을 생성하는 제 2 지연부(414b);를 포함한다.
그리고 상기 제 2 지연 제어부(420b)는, 상기 지연 클럭(clk_dly)과 상기 반전 한주기 지연 클럭(/clk_opdly)의 위상을 감지하여 제 2 위상 감지 신호(phdet2)를 생성하는 제 2 위상 감지부(422b); 상기 제 2 위상 감지 신호(phdet2)에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압(Vpmp)을 생성하는 차지 펌프(426); 및 상기 펌핑 전압(Vpmp)의 노이즈 성분을 제거하여 상기 제 2 지연 제어 신호(dlycont2)를 생성하는 저역 통과 필터(428);를 포함한다.
상기 제 2 지연 제어 신호(dlycont2)는 전압 레벨에 따라 상기 제 2 지연 라인(410)이 보유하는 지연량을 제어하기 위한 신호이다. 즉, 상기 제 2 지연 제어 신호(dlycont2)는 전압 레벨이 의미를 갖는 신호이며, 상기 제 2 위상 감지부(422b), 상기 차지 펌프(426) 및 상기 저역 통과 필터(428)는 일반적으로 PLL(Phase Locked Loop) 회로에 구비되는 구성 요소들과 같은 형태로 용이하게 구현될 수 있다.
상기 제 1 지연부(412b)와 상기 제 2 지연부(414b)는 각각 공급되는 전원의 레벨에 따라 지연량을 달리 하는 전압 제어 지연기(VCDL : Voltage Controlled Delay Line)를 이용하여 구현 가능하며, 여기에서는 인버터 체인을 이용한 VCDL의 형태로 구현되는 것을 제시한다.
상기 제 1 지연부(412b)는 전원 공급단에 상기 제 2 지연 제어 신호(dlycont2)를 공급 받아 상기 지연 클럭(clk_dly)을 지연시키는 제 1 인버터 체인(IVC1)을 포함한다. 이 때, 상기 제 1 인버터 체인(IVC1)은 직렬 연결된 짝수 개의 인버터를 포함하여 구성된다.
상기 제 2 지연부(414b)는 전원 공급단에 상기 제 2 지연 제어 신호(dlycont2)를 공급 받아 상기 반주기 지연 클럭(clk_hpdly)을 지연시키는 제 2 인버터 체인(IVC2)을 포함한다. 이 때, 상기 제 2 인버터 체인(IVC2)은 직렬 연결된 홀수 개의 인버터를 포함하여 구성된다.
상기 지연 클럭(clk_dly)의 위상과 상기 반전 한주기 지연 클럭(/clk_opdly)의 위상이 다르게 나타나면, 상기 제 2 위상 감지부(422b)는 상기 제 2 위상 감지 신호(phdet2)를 이용하여 상기 제 2 지연 라인(410b)의 지연량을 증가 또는 감소시킬 것을 상기 차지 펌프(426)에 지시한다. 이후, 상기 차지 펌프(426)는 상기 제 2 위상 감지 신호(phdet2)에 대응되는 전위 레벨을 갖는 상기 펌핑 전압(Vpmp)을 생성하고, 상기 저역 통과 필터(428)는 상기 펌핑 전압(Vpmp)의 노이즈 성분을 여과하여 상기 제 2 지연 제어 신호(dlycont2)를 출력한다. 이와 같은 동작을 통해 상기 지연 클럭(clk_dly)과 상기 반전 한주기 지연 클럭(/clk_opdly)의 위상은 같아질 수 있다. 그리고 상기 반주기 지연 클럭(clk_hpdly)은 상기 지연 클럭(clk_dly) 에 대해 정확히 상기 기준 클럭(clk_ref)의 반주기만큼 지연된 형태로 구현될 수 있다.
도 3은 본 발명의 일 실시예에 따른 DLL 회로의 동작을 설명하기 위한 타이밍도이다.
도면을 참조하면, 상기 분주 클럭(clk_div)은 상기 기준 클럭(clk_ref)에 대해 1/2의 주파수를 가짐을 알 수 있다. 상기 DLL 회로는 도시한 것처럼 상기 피드백 클럭(clk_fb)의 위상을 상기 분주 클럭(clk_div)의 위상에 일치시킴으로써 지연 고정 동작을 완료한다. 이 때, 상기 지연 클럭(clk_dly)은 상기 피드백 클럭(clk_fb)에 대해 상기 지연 보상부(320)가 갖는 지연량만큼 앞선 위상을 갖는다.
상기 반주기 지연 수단(400)은 상기 지연 클럭(clk_dly)을 상기 기준 클럭(clk_ref)의 반주기만큼 지연시켜 상기 반주기 지연 클럭(clk_hpdly)을 생성한다. 이와 같은 형태로 생성되는 상기 반주기 지연 클럭(clk_hpdly)의 위상은 도면을 통해 확인할 수 있다. 상기 출력 클럭(clk_out)은 상기 연산 수단(500)에 의해 상기 지연 클럭(clk_dly)과 상기 반주기 지연 클럭(clk_hpdly)의 레벨이 같으면 로우 레벨(Low Level)의 전위를, 상기 지연 클럭(clk_dly)과 상기 반주기 지연 클럭(clk_hpdly)의 레벨이 다르면 하이 레벨(High Level)의 전위를 갖는 형태로 생성된다.
상술한 바와 같이, 본 발명의 DLL 회로는, 기준 클럭을 소정의 분주비로 분주하고, 이후 피드백 루프에 입력하여 분주된 클럭에 대한 지연 고정 동작을 수행 한다. 그리고 상기 피드백 루프의 지연 고정 동작이 완료되면, 상기 피드백 루프의 출력 클럭을 기준 클럭의 반주기만큼 지연시킨 후, 상기 피드백 루프의 출력 클럭과 이로부터 기준 클럭의 반주기만큼 지연된 클럭을 배타적 논리합 연산함으로써, 일정한 듀티 사이클을 갖는 상기 출력 클럭을 생성할 수 있다. 이처럼, 본 발명의 DLL 회로는 보다 향상된 듀티 사이클을 갖는 클럭을 생성함으로써, 반도체 집적 회로의 보다 안정적인 동작을 지원할 수 있다. 또한, 기준 클럭을 소정의 분주비로 분주한 후 지연 고정 동작 및 듀티 사이클 보정 동작을 수행함으로써, 동작 전류를 감소시켜 전력 효율을 향상시키는 이점 또한 추가로 취할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2a는 도 1에 도시한 반주기 지연 수단의 상세 구성을 나타낸 일 예시도,
도 2b는 도 1에 도시한 반주기 지연 수단의 상세 구성을 나타낸 다른 예시도,
도 3은 본 발명의 일 실시예에 따른 DLL 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
200 : 클럭 분주 수단 300 : 피드백 루프
310 : 제 1 지연 라인 400 : 반주기 지연 수단
410 : 제 2 지연 라인 420 : 제 2 지연 제어부
500 : 연산 수단

Claims (21)

  1. 기준 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 클럭 분주 수단;
    상기 분주 클럭에 대한 지연 고정 동작을 수행하여 지연 클럭을 생성하는 피드백 루프;
    상기 지연 클럭을 상기 기준 클럭의 반주기만큼 지연시켜 반주기 지연 클럭을 생성하는 반주기 지연 수단; 및
    상기 지연 클럭과 상기 반주기 지연 클럭을 조합 연산하여 출력 클럭을 생성하는 연산 수단;
    을 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
  2. 제 1 항에 있어서,
    상기 피드백 루프는,
    지연 제어 신호에 응답하여 상기 분주 클럭을 지연시켜 상기 지연 클럭을 생성하는 지연 라인;
    일정 지연량을 상기 지연 클럭에 부여하여 피드백 클럭을 생성하는 지연 보상부;
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교 감지하여 위상 감지 신호를 생성하는 위상 감지부; 및
    상기 위상 감지 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  3. 제 1 항에 있어서,
    상기 반주기 지연 수단은,
    지연 제어 신호에 응답하여 상기 지연 클럭을 지연시켜 상기 반주기 지연 클럭과 반전 한주기 지연 클럭을 생성하는 지연 라인; 및
    상기 지연 클럭과 상기 반전 한주기 지연 클럭의 위상을 비교 감지하여 상기 지연 제어 신호를 생성하는 지연 제어부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  4. 제 3 항에 있어서,
    상기 지연 라인은,
    상기 지연 제어 신호에 응답하여 상기 지연 클럭을 지연시켜 상기 지연 클럭과 상기 기준 클럭의 반주기만큼의 위상차를 갖는 상기 반주기 지연 클럭을 생성하는 제 1 지연부; 및
    상기 지연 제어 신호에 응답하여 상기 반주기 지연 클럭을 지연시켜 상기 반주기 지연 클럭과 상기 기준 클럭의 반주기만큼의 위상차를 갖는 클럭을 생성하고 이를 반전시켜 상기 반전 한주기 지연 클럭을 생성하는 제 2 지연부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  5. 제 4 항에 있어서,
    상기 지연 제어 신호는 복수 개의 디지털 신호를 포함하며,
    상기 제 1 지연부는 상기 디지털 신호를 각각 한 개씩 입력 받고 상기 지연 클럭을 각각 입력 받는 복수 개의 단위 지연기를 포함하는 것을 특징으로 하는 DLL 회로.
  6. 제 5 항에 있어서,
    상기 제 2 지연부는 상기 디지털 신호를 각각 한 개씩 입력 받고 상기 반주기 지연 클럭을 각각 입력 받는 복수 개의 단위 지연기를 포함하며, 상기 복수 개의 단위 지연기의 최종 출력단에 상기 반전 한주기 지연 클럭을 출력하는 인버터가 구비되는 것을 특징으로 하는 DLL 회로.
  7. 제 6 항에 있어서,
    상기 지연 제어부는,
    상기 지연 클럭과 상기 반전 한주기 지연 클럭의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지부; 및
    상기 위상 감지 신호에 응답하여 복수 비트의 디지털 신호의 논리값을 제어하여 상기 지연 제어 신호로서 출력하는 쉬프트 레지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  8. 제 4 항에 있어서,
    상기 지연 제어 신호는 전압 레벨에 따라 상기 지연 라인의 지연량을 제어하기 위한 레벨 신호로서 구현되며,
    상기 제 1 지연부는 상기 지연 제어 신호의 전압 레벨에 따라 지연량을 결정하며 상기 지연 클럭을 입력 받아 상기 반주기 지연 클럭을 출력하는 전압 제어 지연기를 포함하는 것을 특징으로 하는 DLL 회로.
  9. 제 8 항에 있어서,
    상기 제 2 지연부는 상기 지연 제어 신호의 전압 레벨에 따라 지연량을 결정하며 상기 반주기 지연 클럭을 입력 받아 상기 반전 한주기 지연 클럭을 출력하는 전압 제어 지연기를 포함하는 것을 포함하는 것을 특징으로 하는 DLL 회로.
  10. 제 9 항에 있어서,
    상기 지연 제어부는,
    상기 지연 클럭과 상기 반전 한주기 지연 클럭의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지부;
    상기 위상 감지 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 차지 펌프; 및
    상기 펌핑 전압의 노이즈 성분을 제거하여 상기 지연 제어 신호를 생성하는 저역 통과 필터;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  11. 제 1 항에 있어서,
    상기 연산 수단은 상기 지연 클럭과 상기 반주기 지연 클럭을 배타적 논리합 연산하여 상기 출력 클럭을 생성하는 것을 특징으로 하는 DLL 회로.
  12. 기준 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 클럭 분주 수단;
    제 1 지연 제어 신호에 응답하여 상기 분주 클럭을 지연시켜 제 1 지연 클럭을 생성하는 제 1 지연 라인;
    제 2 지연 제어 신호에 응답하여 상기 제 1 지연 클럭을 지연시켜 제 2 지연 클럭과 제 3 지연 클럭을 생성하는 제 2 지연 라인;
    상기 제 1 지연 클럭과 상기 제 3 지연 클럭의 위상을 비교하여 상기 제 2 지연 제어 신호를 생성하는 지연 제어부; 및
    상기 제 1 지연 클럭과 상기 제 2 지연 클럭을 조합 연산하여 출력 클럭을 생성하는 연산 수단;
    을 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
  13. 제 12 항에 있어서,
    상기 제 2 지연 라인은,
    상기 지연 제어 신호에 응답하여 상기 제 1 지연 클럭을 지연시켜 상기 제 1 지연 클럭과 상기 기준 클럭의 반주기만큼의 위상차를 갖는 상기 제 2 지연 클럭을 생성하는 제 1 지연부; 및
    상기 지연 제어 신호에 응답하여 상기 제 2 지연 클럭을 지연시켜 상기 제 2 지연 클럭과 상기 기준 클럭의 반주기만큼의 위상차를 갖는 클럭을 생성하고 이를 반전시켜 상기 제 3 지연 클럭을 생성하는 제 2 지연부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  14. 제 12 항에 있어서,
    상기 지연 제어부는,
    상기 제 1 지연 클럭과 상기 제 3 지연 클럭의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지부; 및
    상기 위상 감지 신호에 응답하여 복수 비트의 디지털 신호의 논리값을 제어하여 상기 제 2 지연 제어 신호로서 출력하는 쉬프트 레지스터;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  15. 제 12 항에 있어서,
    상기 지연 제어부는,
    상기 제 1 지연 클럭과 상기 제 3 지연 클럭의 위상을 감지하여 위상 감지 신호를 생성하는 위상 감지부;
    상기 위상 감지 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 차지 펌프; 및
    상기 펌핑 전압의 노이즈 성분을 제거하여 상기 제 2 지연 제어 신호를 생성하는 저역 통과 필터;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  16. 제 13 항에 있어서,
    상기 연산 수단은 상기 제 1 지연 클럭과 상기 제 2 지연 클럭을 배타적 논리합 연산하여 상기 출력 클럭을 생성하는 것을 특징으로 하는 DLL 회로.
  17. 제 12 항에 있어서,
    상기 제 1 지연 클럭에 일정 지연량을 부여하여 피드백 클럭을 생성하는 지연 보상부;
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교 감지하여 위상 감지 신호를 생성하는 위상 감지부; 및
    상기 위상 감지 신호에 응답하여 상기 제 1 지연 제어 신호를 생성하는 지연 제어부;
    를 추가로 포함하는 것을 특징으로 하는 DLL 회로.
  18. a) 기준 클럭을 소정의 분주비로 분주하여 분주 클럭을 생성하는 단계;
    b) 상기 분주 클럭에 대한 지연 고정 동작을 수행하여 지연 클럭을 생성하는 단계;
    c) 상기 지연 클럭을 상기 기준 클럭의 한주기만큼 지연시키고 반전시켜 반전 한주기 지연 클럭을 생성하는 단계;
    d) 상기 지연 클럭과 상기 반전 한주기 지연 클럭의 위상차에 따라 상기 지연 클럭을 상기 기준 클럭의 반주기만큼 지연시켜 반주기 지연 클럭을 생성하는 단계; 및
    e) 상기 지연 클럭과 상기 반주기 지연 클럭을 배타적 논리합 연산하여 출력 클럭을 생성하는 단계;
    를 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로의 제어 방법.
  19. 제 18 항에 있어서,
    상기 d) 단계는,
    d-1) 상기 지연 클럭과 상기 반전 한주기 지연 클럭의 위상을 감지하여 위상 감지 신호를 생성하는 단계; 및
    d-2) 상기 위상 감지 신호에 응답하여 복수 비트의 디지털 신호의 논리값을 제어하여 상기 지연 제어 신호로서 출력하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  20. 제 18 항에 있어서,
    상기 d) 단계는,
    d-1) 상기 지연 클럭과 상기 반전 한주기 지연 클럭의 위상을 감지하여 위상 감지 신호를 생성하는 단계;
    d-2) 상기 위상 감지 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 단계; 및
    d-3) 상기 펌핑 전압의 노이즈 성분을 제거하여 상기 지연 제어 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  21. 제 18 항에 있어서,
    상기 b) 단계는,
    b-1) 상기 지연 클럭의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 지연 클럭에 부여하여 피드백 클럭을 생성하는 단계;
    b-2) 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교 감지하여 위상 감지 신호를 생성하는 단계;
    b-3) 상기 위상 감지 신호에 응답하여 지연 제어 신호를 생성하는 단계; 및
    b-4) 상기 지연 제어 신호에 응답하여 상기 분주 클럭을 지연시켜 상기 지연 클럭을 생성하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
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US12/173,728 US7764096B2 (en) 2008-01-14 2008-07-15 DLL circuit and method of controlling the same
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101062741B1 (ko) * 2009-01-06 2011-09-06 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
US9748959B2 (en) 2012-03-12 2017-08-29 Micron Technology, Inc. Circuits, apparatuses, and methods for frequency division
KR20210126821A (ko) 2020-04-10 2021-10-21 삼성전자주식회사 반도체 장치
KR20210140875A (ko) 2020-05-14 2021-11-23 삼성전자주식회사 멀티 위상 클록 생성기, 그것을 포함하는 메모리 장치, 및 그것의 멀티 위상클록 생성 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03224020A (ja) * 1990-01-30 1991-10-03 Fujitsu Ltd クロック受信回路
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
JPH11163689A (ja) * 1997-11-27 1999-06-18 Nec Ic Microcomput Syst Ltd クロック逓倍回路
JP3882320B2 (ja) * 1998-03-10 2007-02-14 アイシン精機株式会社 ペダルストロークシミュレータ付き車両ブレーキ装置
US6895522B2 (en) * 2001-03-15 2005-05-17 Micron Technology, Inc. Method and apparatus for compensating duty cycle distortion in a data output signal from a memory device by delaying and distorting a reference clock
KR100424180B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로
KR100486256B1 (ko) * 2002-09-04 2005-05-03 삼성전자주식회사 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로
KR100525096B1 (ko) 2003-04-23 2005-11-01 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR100515071B1 (ko) 2003-04-29 2005-09-16 주식회사 하이닉스반도체 디엘엘 장치
KR100543910B1 (ko) 2003-05-30 2006-01-23 주식회사 하이닉스반도체 디지털 지연고정루프 및 그의 제어 방법
KR100631164B1 (ko) * 2003-05-31 2006-10-02 주식회사 하이닉스반도체 전력 소모를 줄인 레지스터 제어 지연고정루프
KR100540485B1 (ko) * 2003-10-29 2006-01-10 주식회사 하이닉스반도체 듀티 보정 전압 발생 회로 및 방법
KR100639616B1 (ko) * 2004-10-29 2006-10-30 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 록킹 방법
US7116143B2 (en) * 2004-12-30 2006-10-03 Micron Technology, Inc. Synchronous clock generator including duty cycle correction
KR100713082B1 (ko) * 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
KR100709475B1 (ko) * 2005-05-30 2007-04-18 주식회사 하이닉스반도체 Ｄｌｌ 회로의 듀티 사이클 보정회로
JP2007121114A (ja) 2005-10-28 2007-05-17 Elpida Memory Inc デューティ検知回路、これらを備えたｄｌｌ回路及び半導体装置
KR20080002590A (ko) 2006-06-30 2008-01-04 주식회사 하이닉스반도체 지연고정 루프회로

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