JPH03224020A - クロック受信回路 - Google Patents
クロック受信回路Info
- Publication number
- JPH03224020A JPH03224020A JP2019418A JP1941890A JPH03224020A JP H03224020 A JPH03224020 A JP H03224020A JP 2019418 A JP2019418 A JP 2019418A JP 1941890 A JP1941890 A JP 1941890A JP H03224020 A JPH03224020 A JP H03224020A
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- JP
- Japan
- Prior art keywords
- clock
- frequency
- output
- input clock
- exclusive
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- Pending
Links
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- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/027—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle four
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば、伝送線を介して入力するクロックで高速論理回
路を動作させる際に使用するクロック受信回路に関し、 入力クロックの波形歪みによる影響を殆ど受けないクロ
ックを高速論理回路に供給できる様にすることを目的と
し、 入力クロックを分周する分周部分と、該分周部分の出力
を（４ｎ＋１）／４周期だけ遅延させる遅延部分と、該
分周部分の出力と遅延部分の出力との排他的論理和を取
って出力クロックとして送出する排他的論理和部分とを
有する様に構成する。
路を動作させる際に使用するクロック受信回路に関し、 入力クロックの波形歪みによる影響を殆ど受けないクロ
ックを高速論理回路に供給できる様にすることを目的と
し、 入力クロックを分周する分周部分と、該分周部分の出力
を（４ｎ＋１）／４周期だけ遅延させる遅延部分と、該
分周部分の出力と遅延部分の出力との排他的論理和を取
って出力クロックとして送出する排他的論理和部分とを
有する様に構成する。
本発明は、例えば、伝送線を介して入力するクロックで
高速論理回路を動作させる際に使用するクロック受信回
路に関するものである。
高速論理回路を動作させる際に使用するクロック受信回
路に関するものである。
一般に、伝送線を通ることによりクロックの波形劣化が
生じ、この波形が歪んだクロックは高速論理回路の安定
動作に悪影響を与える。
生じ、この波形が歪んだクロックは高速論理回路の安定
動作に悪影響を与える。
そこで、クロック受信回路としては、入力クロックの波
形歪みによる影響を殆ど受けないクロックを高速論理回
路に供給できる様にすることが必要である。
形歪みによる影響を殆ど受けないクロックを高速論理回
路に供給できる様にすることが必要である。
第４図は従来例のブロック図、第５図は第４図の動作説
明図を示す。尚、第５図の左側の符号は第４図中の同じ
符号の部分の波形を示す。以下、第５図を参照して第４
図の動作を説明する。
明図を示す。尚、第５図の左側の符号は第４図中の同じ
符号の部分の波形を示す。以下、第５図を参照して第４
図の動作を説明する。
先ず、データとクロックＣＫとがフリップフロップ１１
に入力すると、第５図−■、■に示す様にデータのほぼ
中央付近にあるクロックの立上り点でフリップフロップ
ＩＩに取り込まれる。
に入力すると、第５図−■、■に示す様にデータのほぼ
中央付近にあるクロックの立上り点でフリップフロップ
ＩＩに取り込まれる。
しかし、クロック波形に歪みが生じて、位相が第５図−
■の↑の様にシフトするとデータの取り込み点が中央付
近よりもずれるが、この取り込みが多段に行われる場合
には、上記のずれが大きくなって正しいデータが取り込
めず、誤動作を生ずる場合がある。
■の↑の様にシフトするとデータの取り込み点が中央付
近よりもずれるが、この取り込みが多段に行われる場合
には、上記のずれが大きくなって正しいデータが取り込
めず、誤動作を生ずる場合がある。
また、クロックの振幅がしきい値よりも低下すると、デ
ータが７リツプフロツプに取り込めなくなる可能性があ
る。
ータが７リツプフロツプに取り込めなくなる可能性があ
る。
そこで、クロックの波形歪みの影響を回避する為に送信
装置と受信装置（即ち、高速論理回路）との間の伝送線
の長さをできるだけ短くして振幅や位相のずれを許容範
囲内に入れる様にしたり、送信装置のタロツク出力波形
をできるだけ理想的になる様にすると云う方法で対処し
ていた。
装置と受信装置（即ち、高速論理回路）との間の伝送線
の長さをできるだけ短くして振幅や位相のずれを許容範
囲内に入れる様にしたり、送信装置のタロツク出力波形
をできるだけ理想的になる様にすると云う方法で対処し
ていた。
しかし、高速論理回路を使用する装置の構成上の制限、
送信装置の技術的な制限がある為、装置製造後の試験調
整に多くの時間をさいて装置が安定に動作する様にして
いた。
送信装置の技術的な制限がある為、装置製造後の試験調
整に多くの時間をさいて装置が安定に動作する様にして
いた。
例えば、第４図の場合は入力クロックの立上り点をデー
タの中央付近に設定する為、クロック線路１２の長さを
クロック波形に合わせて調整しなければならない。しか
し、この長さは装置の使用状態によってそれぞれ異なる
ので、装置ごとに調整しなければならない。
タの中央付近に設定する為、クロック線路１２の長さを
クロック波形に合わせて調整しなければならない。しか
し、この長さは装置の使用状態によってそれぞれ異なる
ので、装置ごとに調整しなければならない。
即ち、装置の試験・調整により多くの時間がかかると云
う問題点がある。
う問題点がある。
本発明は入力クロックの波形歪みによる影響を殆ど受け
ないクロックを高速論理回路に供給できる様にすること
を目的とする。
ないクロックを高速論理回路に供給できる様にすること
を目的とする。
第１図は本発明の原理ブロック図を示す。
図中、２は入力クロックを分周する分周部分で、３は該
分周部分の出力を（４ｎ＋１）／４周期だけ遅延させる
遅延部分であり、４は該分周部分の出力と遅延部分の出
力との排他的論理和を取って出力クロックとして送出す
る排他的論理和部分である。
分周部分の出力を（４ｎ＋１）／４周期だけ遅延させる
遅延部分であり、４は該分周部分の出力と遅延部分の出
力との排他的論理和を取って出力クロックとして送出す
る排他的論理和部分である。
本発明は入力クロックを分周した分周出力と、この分周
出力をＡ周期だけ遅延させた遅延分周出力との排他的論
理和を取ることにより、入力クロックと同じ周波数のク
ロックを得る様にした。
出力をＡ周期だけ遅延させた遅延分周出力との排他的論
理和を取ることにより、入力クロックと同じ周波数のク
ロックを得る様にした。
ここで、分周は入力クロックの立上り点でしか動作しな
いフリップフロップを使用するために位相歪み、振幅歪
みの影響がな（、また遅延用に同軸ケーブルを使用して
安定した遅延時間を得ている。この為、デユーティ比が
５０％の理想的な出力クロックを得ることができる。こ
れにより、装置の試験・調整に要する時間が削減される
。
いフリップフロップを使用するために位相歪み、振幅歪
みの影響がな（、また遅延用に同軸ケーブルを使用して
安定した遅延時間を得ている。この為、デユーティ比が
５０％の理想的な出力クロックを得ることができる。こ
れにより、装置の試験・調整に要する時間が削減される
。
即ち、入力クロックの波形歪みによる影響を殆ど受けな
いクロックを高速論理回路に供給できる。
いクロックを高速論理回路に供給できる。
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。
の動作説明図を示す。
ここで、第３図の左側の符号は第２図中の同じ符号の部
分の波形を示す。また、フリップフロップ２１は分周部
分２の構成部分、遅延線３１は遅延部分３の構成部分、
ＥＸ−ＯＲゲート４１は排他的論理和部分４の構成部分
を示す。
分の波形を示す。また、フリップフロップ２１は分周部
分２の構成部分、遅延線３１は遅延部分３の構成部分、
ＥＸ−ＯＲゲート４１は排他的論理和部分４の構成部分
を示す。
以下、ｎ＝０として第３図を参照して第２図の動作を説
明する。
明する。
先ず、第３図−■に示す様なりロックがフリップフロッ
プ（以下、 ＦＦと省略する）に入力すると、このＦＦ
は入力クロックを２分周して、分周出力をＥＸ−ＯＲゲ
ート４１と遅延線３１に送出する。
プ（以下、 ＦＦと省略する）に入力すると、このＦＦ
は入力クロックを２分周して、分周出力をＥＸ−ＯＲゲ
ート４１と遅延線３１に送出する。
ここで、遅延線の遅延量は分周出力の周期の区の周期に
なっているので、Ａ周期遅延した遅延分周出力がＥＸ−
ＯＲゲート４１に加えられる。（第３図■、■参照）。
なっているので、Ａ周期遅延した遅延分周出力がＥＸ−
ＯＲゲート４１に加えられる。（第３図■、■参照）。
そこで、ＥＸ−ＯＲゲートで分周出力と遅延分周出力と
のＥＸ−ＯＲが取られて第３図−■、に示すクロックと
同じ周期を持ち、デユーティ比が５０％の理想的なりロ
ックが高速論理回路（図示せず）に送出される。これに
より、装置の試験・調整に要する時間が削減される。
のＥＸ−ＯＲが取られて第３図−■、に示すクロックと
同じ周期を持ち、デユーティ比が５０％の理想的なりロ
ックが高速論理回路（図示せず）に送出される。これに
より、装置の試験・調整に要する時間が削減される。
即ち、入力クロックの波形歪みによる影響を殆ど受けな
いクロックを高速論理回路に供給できる。
いクロックを高速論理回路に供給できる。
以上詳細に説明した様に本発明によれば、入力クロック
の波形歪みによる影響を殆ど受けないクロックを高速論
理回路に供給できると云う効果がある。
の波形歪みによる影響を殆ど受けないクロックを高速論
理回路に供給できると云う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ２は分周部分、 ３は遅延部分、 ４は排他的論理和部分を示す。 オ、Ａ４日目 の 原Ｊ里プロ・・１７図も 図 １ 水色日月の宸方ヒイク弓のプロ・ソフ図（２） ■ 塀４２ し０σ）１Ｌ力イリ二Ｓ費５日月図＃ ３ 閏 イ道炎イ列のフ゛口・ン７閏 箔 図 茅 図
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ２は分周部分、 ３は遅延部分、 ４は排他的論理和部分を示す。 オ、Ａ４日目 の 原Ｊ里プロ・・１７図も 図 １ 水色日月の宸方ヒイク弓のプロ・ソフ図（２） ■ 塀４２ し０σ）１Ｌ力イリ二Ｓ費５日月図＃ ３ 閏 イ道炎イ列のフ゛口・ン７閏 箔 図 茅 図
Claims (1)
- 入力クロックを分周する分周部分（２）と、該分周部分
の出力を（４ｎ＋１）／４（ｎは０または正の整数）周
期だけ遅延させる遅延部分（３）と、該分周部分の出力
と遅延部分の出力との排他的論理和を取って出力クロッ
クとして送出する排他的論理和部分（４）とを有するこ
とを特徴とするクロック受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019418A JPH03224020A (ja) | 1990-01-30 | 1990-01-30 | クロック受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019418A JPH03224020A (ja) | 1990-01-30 | 1990-01-30 | クロック受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03224020A true JPH03224020A (ja) | 1991-10-03 |
Family
ID=11998713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019418A Pending JPH03224020A (ja) | 1990-01-30 | 1990-01-30 | クロック受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03224020A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704787A1 (de) * | 1994-09-23 | 1996-04-03 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Störbefreiung einer Taktsignalimpulsfolge |
| JP2007043622A (ja) * | 2005-08-05 | 2007-02-15 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
| JP2009171573A (ja) * | 2008-01-14 | 2009-07-30 | Hynix Semiconductor Inc | Ｄｌｌ回路およびその制御方法 |
| JP2010041156A (ja) * | 2008-08-01 | 2010-02-18 | Toshiba Corp | 半導体集積回路 |
-
1990
- 1990-01-30 JP JP2019418A patent/JPH03224020A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0704787A1 (de) * | 1994-09-23 | 1996-04-03 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Störbefreiung einer Taktsignalimpulsfolge |
| JP2007043622A (ja) * | 2005-08-05 | 2007-02-15 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
| JP2009171573A (ja) * | 2008-01-14 | 2009-07-30 | Hynix Semiconductor Inc | Ｄｌｌ回路およびその制御方法 |
| JP2010041156A (ja) * | 2008-08-01 | 2010-02-18 | Toshiba Corp | 半導体集積回路 |
| US8008946B2 (en) | 2008-08-01 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
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