KR100465344B1 - 반주기 신호 발생회로 - Google Patents

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KR100465344B1 KR10-2003-0035995A KR20030035995A KR100465344B1 KR 100465344 B1 KR100465344 B1 KR 100465344B1 KR 20030035995 A KR20030035995 A KR 20030035995A KR 100465344 B1 KR100465344 B1 KR 100465344B1
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Abstract

본 발명은 반주기 신호 발생회로에 관한 것이다. 특히, 두개의 트랜스미션 게이트(TG)와 래치회로(latch) 및 MOS 트랜지스터를 사용하여 입력된 신호를 클록에 동기시켜 클록의 반주기 동안 유효한 신호를 발생시킴으로서 회로 동작의 안정성을 확보함과 더불어 회로의 면적 및 전력 소모를 감소시킬 수 있는 반주기 신호 발생회로에 관한 것이다.
본 발명에 의하면, 클록 입력과 데이터 입력 및 데이터 출력을 갖는 신호 발생기에 있어서, 상기 입력된 데이터는 제 1트랜스미션 게이트(TG1)의 온/오프(on/off) 동작을 통해 하나의 래치회로에 전달되도록 연결되고, 상기 래치회로의 데이터는 제 2트랜스미션 게이트(TG2)의 온/오프 동작을 통해 출력에 연결되며, 상기 입력된 클록으로부터 생성된 정위상과 반전위상의 클록신호가 제 1,2 트랜스미션 게이트(TG1)(TG2)를 배타적으로 동작하도록 연결되며, 출력단과 접지 사이에 NMOS가 연결됨을 특징으로 하는 반주기 신호 발생회로를 제시한다.

Description

반주기 신호 발생회로{Half period signal generating circuit}
본 발명은 반주기 신호 발생회로에 관한 것이다. 보다 상세하게는 두개의 트랜스미션 게이트(transmission gate)와 래치회로(latch) 및 MOS 트랜지스터를 사용하여 입력된 신호를 클록에 동기시켜 클록의 반주기 동안 유효한 신호를 발생시키는 반주기 신호 발생회로에 관한 것이다.
일반적으로, 반주기 신호 발생회로는 클럭과 동기를 이루어 동작하는 반도체 회로에 적용되어 클럭 반주기 동안 유지되는 신호를 생성하는 회로로써 도 1과 같이 플립플롭(flip-flop)(10)과 AND 로직(20)을 이용하여 구성할 수 있다.
즉, 상기 플립플롭(10)에는 제 1트랜스미션 게이트(TG)(12)와, 제 1래치회로(latch)(14), 제 2트랜스미션 게이트(TG2)(16), 제 2래치회로(latch)(18)로 구성되어 있다.
또한, 입력신호가 1주기 신호일 경우 도 4와 같이 에지(edge) 검출기를 이용하여 구성할 수도 있다.
즉, 클럭 입력단자(CLK)에는 인버터게이트(30)와, 제 1트랜스미션 게이트(TG)(42)와, 제 1래치회로(latch)(44), 제 2트랜스미션 게이트(TG2)(46), 제 2래치회로(latch)(48)을 구비하는 제 1플립플롭(40)이 AND 로직(20)의 일단과 연결되어 있다.
그리고, 데이터 입력단자(D)에는 제 1트랜스미션 게이트(TG)(52)와, 제 1래치회로(latch)(54), 제 2트랜스미션 게이트(TG2)(56), 제 2래치회로(latch)(58)을 구비하는 제 2플립플롭(50)이 AND 로직(20)의 타단과 연결되어 있다.
상기와 같이 도 1에 도시된 반주기 신호 발생회로는 도 2의 파형과 같이 플립플롭의 출력 신호를 클록 신호와 앤딩(ANDing) 시킴으로서 반주기신호를 생성하는 동작을 수행한다.
또한, 도 4에 도시된 반주기 신호 발생회로는 서로 다른 클록 에지(edge)에서 동작하는 플립플롭의 출력을 앤딩(ANDing)하여 입력 신호의 에지(edge)를 검출하는 회로로써 입력 신호가 1클록 주기의 신호일 경우 반주기 신호 발생기와 동일한 동작을 수행한다.
그러나, 상기와 같은 종래 기술에서 도 1의 반주기 신호 발생기는 CLK과 CLK' 간의 동기가 맞지 않을 경우 도 3의 S와 같은 파형 신호를 출력시켜 후속 회로의 오동작을 초래할 수 있다. 또한, 도 4의 에지 검출기는 회로의 면적과 소모 전력의 손해를 감수해야 한다.
따라서 본 발명은 상기한 문제점을 해결하기 위한 것으로서 본 발명의 목적은 두개의 트랜스미션 게이트(TG)와 래치회로(latch) 및 MOS 트랜지스터를 사용하여 입력된 신호를 클록에 동기시켜 클록의 반주기 동안 유효한 신호를 발생시킴으로서 회로 동작의 안정성을 확보함과 더불어 회로의 면적 및 전력 소모를 감소시킬 수 있는 반주기 신호 발생회로를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 기술적 사상으로써 본 발명은
클록 입력과 데이터 입력 및 데이터 출력을 갖는 신호 발생기에 있어서,
상기 입력된 데이터는 제 1트랜스미션 게이트(TG1)의 온/오프(on/off) 동작을 통해 하나의 래치회로에 전달되도록 연결되고, 상기 래치회로의 데이터는 제 2트랜스미션 게이트(TG2)의 온/오프 동작을 통해 출력에 연결되며,
상기 입력된 클록으로부터 생성된 정위상과 반전위상의 클록신호가 제 1,2 트랜스미션 게이트(TG1)(TG2)를 배타적으로 동작하도록 연결되며, 출력단과 접지사이에 NMOS가 연결됨을 특징으로 하는 반주기 신호 발생회로를 제공한다.
도 1은 종래 기술의 실시예에 따른 반주기 신호 발생회로의 회로구성도이다.
도 2 및 도 3은 도 1에 도시된 반주기 신호 발생회로의 파형도이다.
도 4는 종래의 다른 실시예에 따른 반주기 신호 발생회로의 회로구성도이다.
도 5는 도 4에 도시된 반주기 신호 발생회로의 파형도이다.
도 6은 본 발명의 제 1실시예에 따른 반주기 신호 발생회로를 나타낸 회로구성도이다.
도 7은 도 6에 도시된 반주기 신호 발생회로의 파형도이다.
도 8은 본 발명의 제 2실시예에 따른 반주기 신호 발생회로를 나타낸 회로구성도이다.
도 9는 도 8에 도시된 반주기 신호 발생회로의 파형도이다.
이하, 본 발명의 실시 예에 대한 구성 및 그 작용을 첨부한 도면을 참조하면서 상세히 설명하기로 한다.
도 6은 본 발명의 제 1실시예에 따른 반주기 신호 발생회로를 나타낸 회로구성도이다.
도 6의 반주기 신호 발생회로는 제 1트랜스미션 게이트(TG)(110)와, 래치회로(latch)(120), 제 2트랜스미션 게이트(TG)(130), NMOS(140)로 구성되어 있다.
즉, 포지티브 액티브(positive active)에 대한 반주기 신호 발생회로에 입력되는 데이터(D)는 제 1트랜스미션 게이트(110)의 온/오프(on/off) 동작을 통해 하나의 래치회로(120)에 전달되도록 연결되고, 상기 래치회로(120)의 데이터는 제 2트랜스미션 게이트(130)의 온/오프 동작을 통해 출력(Q)에 연결되어 있다.
또한, 상기 입력된 클록으로부터 생성된 정위상과, 반전위상의 클록신호가 두개의 제 1,2트랜스미션게이트(110)(130)를 배타적으로(exclusively) 동작하도록 연결되며, 출력단과 접지 사이에 NMOS(140)가 연결되어 있다.
따라서, 본 발명은 클록이 '1'인 구간 동안에는 클록의 상승에지(positive edge)에 동기된 데이터를 출력하고, 클록이 '0'인 구간 동안에는 '0'을 출력시키는 동작을 수행하게 된다.
좀 더 구체적으로 살펴보면, 클록이 '0'인 구간동안 제 1트랜스미션 게이트(110)가 열리면(ON) 래치회로(120)에 의해 입력 데이터 D가 래치된다. 이때, 제 2트랜스미션 게이트(130)는 닫혀(OFF) 있게 되며, NMOS(140)가 클록에 의해 턴-온(turn-on)되어 출력 Q에는 '0'이 출력된다.
그리고, 클록이 '1'이 되면 제 1트랜스미션 게이트(110)은 닫히고(OFF), 제 2트랜스미션 게이트(130)은 열리게(ON) 되며, NMOS(140)는 턴-오프(turn-off)되어 래치회로(120)에 저장되어 있던 데이터가 출력된다. 다시 클록이 '0'이 되면 전술한 바와 같이 NMOS(140)에 의해 '0'이 출력되므로 출력 Q에는 도 7과 같은 파형의 클록이 '1'인 반주기 동안 데이터가 출력된다.
도 8은 본 발명의 제 2실시예에 따른 반주기 신호 발생회로를 나타낸 회로구성도이다.
도 8의 반주기 신호 발생회로는 제 1트랜스미션 게이트(TG)(210)와, 래치회로(latch)(220), 제 2트랜스미션 게이트(TG)(230), PMOS(240)로 구성되어 있다.
즉, 반주기 신호 발생회로에 입력되는 데이터 D는 제 1트랜스미션 게이트(210)의 온/오프(on/off) 동작을 통해 하나의 래치회로(220)에 전달되도록 연결되고, 상기 래치회로(220)의 데이터는 제 2트랜스미션 게이트(230)의 온/오프 동작을 통해 출력 Q에 연결된다.
또한, 상기 입력된 클록으로부터 생성된 정위상과, 반전위상의 클록신호가 두개의 제 1,2트랜스미션 게이트(210)(230)를 배타적으로(exclusively) 동작하도록 연결되며, 출력단과 전원 사이에 PMOS(240)가 연결되어 있다.
따라서, 도 8은 도 9에 도시된 데이터 D와 같이 네가티브 액티브(negative active) 신호에 대한 반주기 신호 발생기로서 클록이 '1'인 구간동안 클록의 상승에지(positive edge)에 동기된 데이터를 출력하고, 클록이 '0'인 구간동안에 '1'을 출력 시키게 된다.
좀 더 구체적으로 살펴보면, 클록이 '0'인 구간동안 제 1트랜스미션 게이트(210)가 열리면(ON), 래치회로(220)에 의해 입력 데이터 D가 래치된다. 이 때, 제 2트랜스미션 게이트(230)는 닫혀(OFF) 있게 되며, PMOS(240)가 클록에 의해 턴-온(turn-on)되어 출력 Q에는 '1'이 출력된다.
그리고, 클록이 '1'이 되면 제 1트랜스미션 게이트(210)은 닫히고, 제 2트랜스미션 게이트(230)는 열리게 되며, PMOS(240)은 턴-오프(turn-off)되어 래치회로(220)에 저장되어 있던 데이터가 출력된다. 다시 클록이 '0'이 되면 전술한 바와 같이 PMOS(240)에 의해 '1'이 출력되므로 출력 Q에는 도 9에 도시된 파형과 같이 클록이 '1'인 반주기 동안 데이터가 출력된다.
이상에서와 같이 본 발명에 의하면, 두개의 트랜스미션 게이트(TG)와 래치회로(latch) 및 MOS 트랜지스터를 사용하여 입력된 신호를 클록에 동기시켜 클록의 반주기 동안 유효한 신호를 발생시킴으로서 종래의 구조에 비해 클록의 스큐(skew)로 인한 오동작의 가능성이 적어 회로 설계가 용이하고, 회로의 면적 및 전력소모를 줄일 수 있는 효과가 있다.

Claims (6)

  1. 클록 입력과 데이터 입력 및 데이터 출력을 갖는 신호 발생기에 있어서,
    상기 입력된 데이터는 제 1트랜스미션 게이트(TG1)의 온/오프(on/off) 동작을 통해 하나의 래치회로에 전달되도록 연결되고, 상기 래치회로의 데이터는 제 2트랜스미션 게이트(TG2)의 온/오프 동작을 통해 출력에 연결되며,
    상기 입력된 클록으로부터 생성된 정위상과 반전위상의 클록신호가 제 1,2 트랜스미션 게이트(TG1)(TG2)를 배타적으로 동작하도록 연결되며, 출력단과 접지 사이에 NMOS가 연결됨을 특징으로 하는 반주기 신호 발생회로.
  2. 청구항 1에 있어서, 상기 반주기 신호 발생회로는 포지티브 액티브(positive active) 데이터를 입력받는 것을 특징으로 하는 반주기 신호 발생회로.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 포지티브 액티브 데이터를 입력받은 클록 반주기 동안의 입력 데이터는 래치회로에 저장하고 출력에는 '0'을 출력시키며, 나머지 반주기 동안 래치회로에 저장한 데이터를 출력시키는 것을 특징으로 하는 반주기 신호 발생회로.
  4. 클록 입력과 데이터 입력 및 데이터 출력을 갖는 신호 발생기에 있어서,
    상기 입력된 데이터는 제 1트랜스미션 게이트(TG1)의 온/오프(on/off) 동작을 통해 하나의 래치회로에 전달되도록 연결되고, 상기 래치회로의 데이터는 제 2트랜스미션 게이트(TG2)의 온/오프 동작을 통해 출력에 연결되며,
    상기 입력된 클록으로부터 생성된 정위상과 반전위상의 클록신호가 제 1,2 트랜스미션 게이트(TG1)(TG2)를 배타적으로 동작하도록 연결되며, 출력단과 전원 사이에 PMOS가 연결됨을 특징으로 하는 반주기 신호 발생회로.
  5. 청구항 4에 있어서, 상기 반주기 신호 발생회로는 네가티브 액티브(negative active) 데이터를 입력받는 것을 특징으로 하는 반주기 신호 발생회로.
  6. 청구항 4 또는 청구항 5에 있어서, 상기 네가티브 액티브 데이터를 입력받은 클록 반주기 동안의 입력 데이터는 래치회로에 저장하고 출력에는 '1'을 출력시키며, 나머지 반주기 동안 래치회로에 저장한 데이터를 출력시키는 것을 특징으로 하는 반주기 신호 발생회로.
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