JP2001203585A - パラレル−シリアル変換回路 - Google Patents
パラレル−シリアル変換回路Info
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Abstract
(57)【要約】
【課題】 内部回路に入力クロックの周波数より高い周
波数の信号を用いることなく、高速なパラレル−シリア
ル変換を行えるようにする。 【解決手段】 入力クロックを入力とし、パラレルデー
タを取り込むフィリップフロップ回路１と、フィリップ
フロップ回路１の出力を入力とし、シリアルデータを出
力するセレクタ回路２と、セレクタ回路２のシリアル変
換制御を行うセレクタ制御回路４と、入力クロックを入
力とし、セレクタ制御回路４の入力信号となるＰＬＬ回
路３とを備え、ＰＬＬ回路３の電圧制御発振回路から導
出された信号をセレクタ制御回路４に印加して、シリア
ル変換制御を行なわせるようにした。
波数の信号を用いることなく、高速なパラレル−シリア
ル変換を行えるようにする。 【解決手段】 入力クロックを入力とし、パラレルデー
タを取り込むフィリップフロップ回路１と、フィリップ
フロップ回路１の出力を入力とし、シリアルデータを出
力するセレクタ回路２と、セレクタ回路２のシリアル変
換制御を行うセレクタ制御回路４と、入力クロックを入
力とし、セレクタ制御回路４の入力信号となるＰＬＬ回
路３とを備え、ＰＬＬ回路３の電圧制御発振回路から導
出された信号をセレクタ制御回路４に印加して、シリア
ル変換制御を行なわせるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、パラレル−シリ
アル変換回路（ＳＥＲＩＡＬＬＺＥＲ）に関するもので
あり、例えばイーサネット（Ｅｔｈｅｒ Ｎｅｔ）等の
高速ネットワークスイッチからなるシステムに利用され
る。
アル変換回路（ＳＥＲＩＡＬＬＺＥＲ）に関するもので
あり、例えばイーサネット（Ｅｔｈｅｒ Ｎｅｔ）等の
高速ネットワークスイッチからなるシステムに利用され
る。
【０００２】
【従来の技術】ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄ
ｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）に使用
されるシリアル−パラレル変換回路は、近年における、
ＬＶＤＳのデータ転送量と、クロック周波数の向上か
ら、ますます高速変換が要求されている。
ｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）に使用
されるシリアル−パラレル変換回路は、近年における、
ＬＶＤＳのデータ転送量と、クロック周波数の向上か
ら、ますます高速変換が要求されている。
【０００３】しかし、従来の回路では、例えばパラレル
−シリアル変換回路では、１０：１の変換を１２５ＭＨ
ｚのクロックを用いて行う場合、内部回路に１２５ＭＨ
ｚ×１０＝１．２５ＧＨｚという極めて高速のクロック
が必要であった。このような高速のクロックを用いるこ
とは、設計上大きな制約を課し、ＬＶＤＳの高速性のネ
ックとなっていた。
−シリアル変換回路では、１０：１の変換を１２５ＭＨ
ｚのクロックを用いて行う場合、内部回路に１２５ＭＨ
ｚ×１０＝１．２５ＧＨｚという極めて高速のクロック
が必要であった。このような高速のクロックを用いるこ
とは、設計上大きな制約を課し、ＬＶＤＳの高速性のネ
ックとなっていた。
【０００４】図７にパラレル−シリアル変換回路の従来
回路例を示す。シリアル出力を得るフィリップフロップ
回路１の制御のため１２５ＭＨｚのクロック信号を１．
２５ＧＨｚに高速化する逓倍回路８が必要であった。
回路例を示す。シリアル出力を得るフィリップフロップ
回路１の制御のため１２５ＭＨｚのクロック信号を１．
２５ＧＨｚに高速化する逓倍回路８が必要であった。
【０００５】
【発明が解決しようとする課題】この発明は、上述した
従来技術の問題点を解決するためになされたものであ
り、内部回路に入力クロックの周波数より高い周波数の
信号を用いることなく、高速なパラレル−シリアル変換
を行うパラレル−シリアル変換回路を得ようとするもの
である。
従来技術の問題点を解決するためになされたものであ
り、内部回路に入力クロックの周波数より高い周波数の
信号を用いることなく、高速なパラレル−シリアル変換
を行うパラレル−シリアル変換回路を得ようとするもの
である。
【０００６】
【課題を解決するための手段】第１の発明に係るパラレ
ル−シリアル変換回路では、入力クロックを入力とし、
パラレルデータを取り込むフィリップフロップ回路と、
前記フィリップフロップ回路の出力を入力とし、シリア
ルデータを出力するセレクタ回路と、前記セレクタ回路
のシリアル変換制御を行うセレクタ制御回路と、入力ク
ロックを入力とし、前記セレクタ制御回路の入力信号と
なるＰＬＬ回路とを備え、前記ＰＬＬ回路の電圧制御発
振回路から導出された信号を前記セレクタ制御回路に印
加してシリアル変換制御を行なわせるようにしたもので
ある。
ル−シリアル変換回路では、入力クロックを入力とし、
パラレルデータを取り込むフィリップフロップ回路と、
前記フィリップフロップ回路の出力を入力とし、シリア
ルデータを出力するセレクタ回路と、前記セレクタ回路
のシリアル変換制御を行うセレクタ制御回路と、入力ク
ロックを入力とし、前記セレクタ制御回路の入力信号と
なるＰＬＬ回路とを備え、前記ＰＬＬ回路の電圧制御発
振回路から導出された信号を前記セレクタ制御回路に印
加してシリアル変換制御を行なわせるようにしたもので
ある。
【０００７】第２の発明に係るパラレル−シリアル変換
回路では、ＰＬＬ回路から導出される任意のｎ番目の信
号がセット信号に入力され、ｎ＋１番目の信号がリセッ
ト信号に入力され出力がｎ番目のセレクタ制御信号とな
る、ＲＳラッチ回路とワンショットパルス生成回路とに
より構成されるセレクタ制御回路を備えるようにしたも
のである。
回路では、ＰＬＬ回路から導出される任意のｎ番目の信
号がセット信号に入力され、ｎ＋１番目の信号がリセッ
ト信号に入力され出力がｎ番目のセレクタ制御信号とな
る、ＲＳラッチ回路とワンショットパルス生成回路とに
より構成されるセレクタ制御回路を備えるようにしたも
のである。
【０００８】第３の発明に係るパラレル−シリアル変換
回路では、セレクタ制御回路におけるＲＳラッチ回路に
使用される２入力ＮＯＲ回路の構成を、両方の入力から
見てたすきがけ構成にし、立ち上がり時間と立下り時間
を一致させるようにしたものである。
回路では、セレクタ制御回路におけるＲＳラッチ回路に
使用される２入力ＮＯＲ回路の構成を、両方の入力から
見てたすきがけ構成にし、立ち上がり時間と立下り時間
を一致させるようにしたものである。
【０００９】第４の発明に係るパラレル−シリアル変換
回路では、第３の発明において、第１導電型トランジス
タのソース／ドレイン及び第２導電型トランジスタとを
対をなすように直列に接続し、前記第１導電型トランジ
スタ及び前記第２導電型トランジスタの接続点に接続す
る２入力ＮＯＲ回路を備えるものである。
回路では、第３の発明において、第１導電型トランジス
タのソース／ドレイン及び第２導電型トランジスタとを
対をなすように直列に接続し、前記第１導電型トランジ
スタ及び前記第２導電型トランジスタの接続点に接続す
る２入力ＮＯＲ回路を備えるものである。
【００１０】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を、図１および図２について説明する。図１
は、この発明による実施の形態１における回路構成を示
す接続図である。図２は、動作タイミングを示す波形図
である。図において、１はフィリップフロップ回路、２
はセレクタ回路、３はＰＬＬ回路、４は選択信号発生回
路からなるセレクタ制御回路である。
施の形態１を、図１および図２について説明する。図１
は、この発明による実施の形態１における回路構成を示
す接続図である。図２は、動作タイミングを示す波形図
である。図において、１はフィリップフロップ回路、２
はセレクタ回路、３はＰＬＬ回路、４は選択信号発生回
路からなるセレクタ制御回路である。
【００１１】この回路の動作を説明する。まず、パラレ
ルデータＤＩＮをフィリップフロップ回路１に低速クロ
ック信号ＴxCLKで取り込み、フィリップフロップ回路１
の出力信号ＦＦOUT を得る。また、低速クロック信号Ｔ
xCLKはＰＬＬ回路３に入力され、ＰＬＬ回路３内部の電
圧制御発振回路ＶＣＯのＴＡＰから遅延線を介して信号
を取り出す。この遅延線を介して取り出された信号から
パラレルデータＦＦOUT をシリアル化するセレクタ回路
２の制御信号Ｓｅｌｅｃｔ−Ｓｉｇｎａｌを生成する。
制御信号Ｓｅｌｅｃｔ−Ｓｉｇｎａｌが「Ｈｉ」の期間
パラレルデータがそれぞれ１本のみ選択され、シリアル
データを得る。
ルデータＤＩＮをフィリップフロップ回路１に低速クロ
ック信号ＴxCLKで取り込み、フィリップフロップ回路１
の出力信号ＦＦOUT を得る。また、低速クロック信号Ｔ
xCLKはＰＬＬ回路３に入力され、ＰＬＬ回路３内部の電
圧制御発振回路ＶＣＯのＴＡＰから遅延線を介して信号
を取り出す。この遅延線を介して取り出された信号から
パラレルデータＦＦOUT をシリアル化するセレクタ回路
２の制御信号Ｓｅｌｅｃｔ−Ｓｉｇｎａｌを生成する。
制御信号Ｓｅｌｅｃｔ−Ｓｉｇｎａｌが「Ｈｉ」の期間
パラレルデータがそれぞれ１本のみ選択され、シリアル
データを得る。
【００１２】ここで、従来回路では入力クロックの１０
倍の周波数のクロックが必要であったが、本回路では入
力クロックより高い周波数を有する信号は使用しないた
め、高速性に向く。
倍の周波数のクロックが必要であったが、本回路では入
力クロックより高い周波数を有する信号は使用しないた
め、高速性に向く。
【００１３】この発明による実施の形態１によれば、入
力クロックを入力とし、パラレルデータを取り込むフィ
リップフロップ回路１と、フィリップフロップ回路１の
出力を入力とし、シリアルデータを出力するセレクタ回
路２と、セレクタ回路２のシリアル変換制御を行うセレ
クタ制御回路４と、入力クロックを入力とし、セレクタ
制御回路４の入力信号となるＰＬＬ回路３とを備え、Ｐ
ＬＬ回路３の電圧制御発振回路から導出された信号をセ
レクタ制御回路４に印加してシリアル変換制御を行なわ
せるようにしたので、内部回路に入力クロックの周波数
より高い周波数の信号を用いることなく、高速なパラレ
ル−シリアル変換を行うパラレル−シリアル変換回路を
得ることができる。
力クロックを入力とし、パラレルデータを取り込むフィ
リップフロップ回路１と、フィリップフロップ回路１の
出力を入力とし、シリアルデータを出力するセレクタ回
路２と、セレクタ回路２のシリアル変換制御を行うセレ
クタ制御回路４と、入力クロックを入力とし、セレクタ
制御回路４の入力信号となるＰＬＬ回路３とを備え、Ｐ
ＬＬ回路３の電圧制御発振回路から導出された信号をセ
レクタ制御回路４に印加してシリアル変換制御を行なわ
せるようにしたので、内部回路に入力クロックの周波数
より高い周波数の信号を用いることなく、高速なパラレ
ル−シリアル変換を行うパラレル−シリアル変換回路を
得ることができる。
【００１４】実施の形態２．この発明による実施の形態
２を、図３ないし図５について説明する。この実施の形
態２は、図１に示した実施の形態１におけるセレクタ制
御回路４の具体的構成を開示するものである。
２を、図３ないし図５について説明する。この実施の形
態２は、図１に示した実施の形態１におけるセレクタ制
御回路４の具体的構成を開示するものである。
【００１５】実施の形態１におけるセレクタ回路２の制
御信号は、制御信号の「Ｈｉ」幅が入力クロックのデュ
ーティ（ｄｕｔｙ）が変動に連動してしまうことは、仕
様上、またタイミング設計上大きな問題がある。この問
題に対する対策として、セレクタの制御信号発生回路を
以下のような回路構成することで、入力クロックのデュ
ーティに依存せず常に一定のセレクト時間（「Ｈｉ」
幅）を有する制御信号を生成することが可能である。
御信号は、制御信号の「Ｈｉ」幅が入力クロックのデュ
ーティ（ｄｕｔｙ）が変動に連動してしまうことは、仕
様上、またタイミング設計上大きな問題がある。この問
題に対する対策として、セレクタの制御信号発生回路を
以下のような回路構成することで、入力クロックのデュ
ーティに依存せず常に一定のセレクト時間（「Ｈｉ」
幅）を有する制御信号を生成することが可能である。
【００１６】図３において、５はＰＬＬ回路３（図１）
の電圧制御発振回路から印加されるクロック信号ＣＬＫ
0〜ＣＬＫ 9に応じてセレクタ回路２（図１）を制御す
るための選択パルスＳＥＬ 0〜ＳＥＬ 9を発生する選択
パルスブロックＳＥＬ＿ＰＵＬＳＥである。
の電圧制御発振回路から印加されるクロック信号ＣＬＫ
0〜ＣＬＫ 9に応じてセレクタ回路２（図１）を制御す
るための選択パルスＳＥＬ 0〜ＳＥＬ 9を発生する選択
パルスブロックＳＥＬ＿ＰＵＬＳＥである。
【００１７】選択パルスブロック５のセット端子Ｓに
は、ＰＬＬ回路３（図１）の電圧制御発振回路からの任
意のｎ番目の信号が印加され、そのリセット端子Ｒに
は、ＰＬＬ回路３（図１）の電圧制御発振回路からの任
意のｎ＋１番目の信号が印加されて、その出力信号はｎ
番目のセレクタ制御信号となる。例えば、図３において
上下に並設表示された選択パルスブロックＳＥＬ＿ＰＵ
ＬＳＥ：５のうち、上から２番目の選択パルスブロック
５のセット端子ＳにはＰＬＬ回路３（図１）の電圧制御
発振回路からの信号ＣＬＫ 1が印加され、そのリセット
端子Ｒには、ＰＬＬ回路３（図１）の電圧制御発振回路
からＣＬＫ 2が印加され、その出力信号はセレクタ制御
信号ＳＥＬ 1となる。
は、ＰＬＬ回路３（図１）の電圧制御発振回路からの任
意のｎ番目の信号が印加され、そのリセット端子Ｒに
は、ＰＬＬ回路３（図１）の電圧制御発振回路からの任
意のｎ＋１番目の信号が印加されて、その出力信号はｎ
番目のセレクタ制御信号となる。例えば、図３において
上下に並設表示された選択パルスブロックＳＥＬ＿ＰＵ
ＬＳＥ：５のうち、上から２番目の選択パルスブロック
５のセット端子ＳにはＰＬＬ回路３（図１）の電圧制御
発振回路からの信号ＣＬＫ 1が印加され、そのリセット
端子Ｒには、ＰＬＬ回路３（図１）の電圧制御発振回路
からＣＬＫ 2が印加され、その出力信号はセレクタ制御
信号ＳＥＬ 1となる。
【００１８】図４は、選択パルスブロック５の論理構成
を示すものである。図５は、選択パルスブロック５にお
ける動作を示すタイミング図である。図４において、６
は信号Ｓ，信号Ｒを受けワンショットパルスＸ，Ｙを生
成するワンショットパルス生成回路、７はＲＳラッチ回
路である。ここで、ワンショットパルス生成回路６によ
り、Ｓ信号，Ｒ信号から、ワンショットパルスＸ，Ｙを
生成し、ラッチ回路７の入力とする。Ｓ信号はラッチ回
路７の出力ＯＵＴを「Ｈｉ」に立ち上げ、Ｒ信号はラッ
チ回路７の出力を「Ｌｏｗ」に立ち下げする。すなわ
ち、ＰＬＬ回路３（図１）における電圧制御発振回路か
ら遅延線を介して印加される信号の立ち上がりエッジの
みを使用することで、ＰＬＬ回路の遅延線のデューテ
ィ、すなわち入力クロックのデューティに依存せず常に
一定のセレクト時間（「Ｈｉ」幅）を有する制御信号を
生成することが可能である。
を示すものである。図５は、選択パルスブロック５にお
ける動作を示すタイミング図である。図４において、６
は信号Ｓ，信号Ｒを受けワンショットパルスＸ，Ｙを生
成するワンショットパルス生成回路、７はＲＳラッチ回
路である。ここで、ワンショットパルス生成回路６によ
り、Ｓ信号，Ｒ信号から、ワンショットパルスＸ，Ｙを
生成し、ラッチ回路７の入力とする。Ｓ信号はラッチ回
路７の出力ＯＵＴを「Ｈｉ」に立ち上げ、Ｒ信号はラッ
チ回路７の出力を「Ｌｏｗ」に立ち下げする。すなわ
ち、ＰＬＬ回路３（図１）における電圧制御発振回路か
ら遅延線を介して印加される信号の立ち上がりエッジの
みを使用することで、ＰＬＬ回路の遅延線のデューテ
ィ、すなわち入力クロックのデューティに依存せず常に
一定のセレクト時間（「Ｈｉ」幅）を有する制御信号を
生成することが可能である。
【００１９】この発明による実施の形態２によれば、Ｐ
ＬＬ回路から導出される任意のｎ番目の信号がセット信
号に入力され、ｎ＋１番目の信号がリセット信号に入力
され出力がｎ番目のセレクタ制御信号となる、ＲＳラッ
チ回路７とワンショットパルス生成回路６とにより構成
されるセレクタ制御回路を備えたので、セレクタ制御回
路の回路を工夫することで、内部回路に入力クロックの
周波数より高い周波数の信号を用いることなく、かつ入
力クロックのデューティに依存せず、高速なパラレル−
シリアル変換を行うことが可能となる。
ＬＬ回路から導出される任意のｎ番目の信号がセット信
号に入力され、ｎ＋１番目の信号がリセット信号に入力
され出力がｎ番目のセレクタ制御信号となる、ＲＳラッ
チ回路７とワンショットパルス生成回路６とにより構成
されるセレクタ制御回路を備えたので、セレクタ制御回
路の回路を工夫することで、内部回路に入力クロックの
周波数より高い周波数の信号を用いることなく、かつ入
力クロックのデューティに依存せず、高速なパラレル−
シリアル変換を行うことが可能となる。
【００２０】実施の形態３．この発明による実施の形態
３を、図６について説明する。図６は、実施の形態３に
おける構成を従来の技術における構成と対比して示すも
のである。
３を、図６について説明する。図６は、実施の形態３に
おける構成を従来の技術における構成と対比して示すも
のである。
【００２１】実施の形態２において、選択パルスブロッ
クＳＥＬ＿ＰＵＬＳＥ：５のＲＳラッチ回路７に使用さ
れる２入力ＮＯＲは、セレクト制御信号のパルス幅の管
理上、立ち上がり時間と、立ち下がり時間が一致してい
ることが望ましい。しかし、従来の２入力ＮＯＲ回路
は、図６（ａ）のように、ＰｃｈトランジスタＰ１１，
Ｐ１２およびＮｃｈトランジスタＮ１１，Ｎ１２で構成
したものにおいて、Ｐｃｈシリアル，Ｎｃｈパラレル構
成となっており、立ち上がり時間と立ち下がり時間は一
致しない。
クＳＥＬ＿ＰＵＬＳＥ：５のＲＳラッチ回路７に使用さ
れる２入力ＮＯＲは、セレクト制御信号のパルス幅の管
理上、立ち上がり時間と、立ち下がり時間が一致してい
ることが望ましい。しかし、従来の２入力ＮＯＲ回路
は、図６（ａ）のように、ＰｃｈトランジスタＰ１１，
Ｐ１２およびＮｃｈトランジスタＮ１１，Ｎ１２で構成
したものにおいて、Ｐｃｈシリアル，Ｎｃｈパラレル構
成となっており、立ち上がり時間と立ち下がり時間は一
致しない。
【００２２】そこで、２入力ＮＯＲ回路７（図４）を、
図６（ｂ）のように、その回路構成として、両方の入力
から見てたすきがけ構成にし、立ち上がり時間と立下り
時間を一致させるようにすることで、回路的な対称性が
確保でき、立ち上がり時間と、立ち下がり時間をほぼ一
致させることができる。
図６（ｂ）のように、その回路構成として、両方の入力
から見てたすきがけ構成にし、立ち上がり時間と立下り
時間を一致させるようにすることで、回路的な対称性が
確保でき、立ち上がり時間と、立ち下がり時間をほぼ一
致させることができる。
【００２３】すなわち、この発明による実施の形態３を
示す図６（ｂ）では、２入力ＮＯＲ回路を、電源と接地
部位との間にソース，ドレインを直列に接続されたＰｃ
ｈトランジスタＰ１，Ｐ２およびＮｃｈトランジスタＮ
１，Ｎ２、ならびに、電源と接地部位との間にソース，
ドレインを直列に接続されたＰｃｈトランジスタＰ３，
Ｐ４およびＮｃｈトランジスタＮ３，Ｎ４で構成し、入
力Ｘを受けるＰｃｈトランジスタＰ１のゲートをＰｃｈ
トランジスタＰ４およびＮｃｈトランジスタＮ３，Ｎ４
のゲートに接続し、入力Ｙを受けるＰｃｈトランジスタ
Ｐ２のゲートをＰｃｈトランジスタＰ３およびＮｃｈト
ランジスタＮ１，Ｎ２のゲートに接続している。
示す図６（ｂ）では、２入力ＮＯＲ回路を、電源と接地
部位との間にソース，ドレインを直列に接続されたＰｃ
ｈトランジスタＰ１，Ｐ２およびＮｃｈトランジスタＮ
１，Ｎ２、ならびに、電源と接地部位との間にソース，
ドレインを直列に接続されたＰｃｈトランジスタＰ３，
Ｐ４およびＮｃｈトランジスタＮ３，Ｎ４で構成し、入
力Ｘを受けるＰｃｈトランジスタＰ１のゲートをＰｃｈ
トランジスタＰ４およびＮｃｈトランジスタＮ３，Ｎ４
のゲートに接続し、入力Ｙを受けるＰｃｈトランジスタ
Ｐ２のゲートをＰｃｈトランジスタＰ３およびＮｃｈト
ランジスタＮ１，Ｎ２のゲートに接続している。
【００２４】この発明による実施の形態３によれば、セ
レクタ制御回路におけるＲＳラッチ回路に使用される２
入力ＮＯＲ回路の構成を、両方の入力Ｘ，Ｙから見てた
すきがけ構成にすよるように、ＰｃｈトランジスタＰ１
〜Ｐ４とＮｃｈトランジスタＮ１〜Ｎ４とをソースとド
レインを直列に接続した対をなすトランジスタ直列接続
体を設け、ＰｃｈトランジスタＰ２，Ｐ４とＮｃｈトラ
ンジスタＮ１，Ｎ３との接続点から出力Ｏを導出する２
入力ＮＯＲ回路７を備え、前記一方のトランジスタ接続
体のＰｃｈトランジスタＰ１ならびにＰｃｈトランジス
タＰ２およびＮｃｈトランジスタＮ１，Ｎ２のゲートに
それぞれ印加される入力Ｘ，Ｙを、他方のトランジスタ
直列接続体のＰｃｈトランジスタＰ４およびＮｃｈトラ
ンジスタＮ３，Ｎ４ならびにＰｃｈトランジスタＰ３の
ゲートに印加するようにし、立ち上がり時間と立下り時
間を一致させるようにしたので、Ｐｃｈトランジスタと
Ｎｃｈトランジスタを用いた２入力ＮＯＲ回路を設けた
セレクタ制御回路の回路を工夫することで、セレクタ制
御回路の立ち上がり時間と立ち下がり時間を一致させ、
かつ内部回路に入力クロックの周波数より高い周波数の
信号を用いることなく、かつ入力クロックのデューティ
に依存せず、高速なパラレル−シリアル変換を行うこと
が可能となる。
レクタ制御回路におけるＲＳラッチ回路に使用される２
入力ＮＯＲ回路の構成を、両方の入力Ｘ，Ｙから見てた
すきがけ構成にすよるように、ＰｃｈトランジスタＰ１
〜Ｐ４とＮｃｈトランジスタＮ１〜Ｎ４とをソースとド
レインを直列に接続した対をなすトランジスタ直列接続
体を設け、ＰｃｈトランジスタＰ２，Ｐ４とＮｃｈトラ
ンジスタＮ１，Ｎ３との接続点から出力Ｏを導出する２
入力ＮＯＲ回路７を備え、前記一方のトランジスタ接続
体のＰｃｈトランジスタＰ１ならびにＰｃｈトランジス
タＰ２およびＮｃｈトランジスタＮ１，Ｎ２のゲートに
それぞれ印加される入力Ｘ，Ｙを、他方のトランジスタ
直列接続体のＰｃｈトランジスタＰ４およびＮｃｈトラ
ンジスタＮ３，Ｎ４ならびにＰｃｈトランジスタＰ３の
ゲートに印加するようにし、立ち上がり時間と立下り時
間を一致させるようにしたので、Ｐｃｈトランジスタと
Ｎｃｈトランジスタを用いた２入力ＮＯＲ回路を設けた
セレクタ制御回路の回路を工夫することで、セレクタ制
御回路の立ち上がり時間と立ち下がり時間を一致させ、
かつ内部回路に入力クロックの周波数より高い周波数の
信号を用いることなく、かつ入力クロックのデューティ
に依存せず、高速なパラレル−シリアル変換を行うこと
が可能となる。
【００２５】
【発明の効果】第１の発明によれば、入力クロックを入
力とし、パラレルデータを取り込むフィリップフロップ
回路と、前記フィリップフロップ回路の出力を入力と
し、シリアルデータを出力するセレクタ回路と、前記セ
レクタ回路のシリアル変換制御を行うセレクタ制御回路
と、入力クロックを入力とし、前記セレクタ制御回路の
入力信号となるＰＬＬ回路とを備え、前記ＰＬＬ回路の
電圧制御発振回路から導出された信号を前記セレクタ制
御回路に印加してシリアル変換制御を行なわせるように
したので、内部回路に入力クロックの周波数より高い周
波数の信号を用いることなく、高速なパラレル−シリア
ル変換を行うことが可能となる。
力とし、パラレルデータを取り込むフィリップフロップ
回路と、前記フィリップフロップ回路の出力を入力と
し、シリアルデータを出力するセレクタ回路と、前記セ
レクタ回路のシリアル変換制御を行うセレクタ制御回路
と、入力クロックを入力とし、前記セレクタ制御回路の
入力信号となるＰＬＬ回路とを備え、前記ＰＬＬ回路の
電圧制御発振回路から導出された信号を前記セレクタ制
御回路に印加してシリアル変換制御を行なわせるように
したので、内部回路に入力クロックの周波数より高い周
波数の信号を用いることなく、高速なパラレル−シリア
ル変換を行うことが可能となる。
【００２６】第２の発明によれば、ＰＬＬ回路から導出
される任意のｎ番目の信号がセット信号に入力され、ｎ
＋１番目の信号がリセット信号に入力され出力がｎ番目
のセレクタ制御信号となる、ＲＳラッチ回路とワンショ
ットパルス生成回路とにより構成されるセレクタ制御回
路を備えたので、セレクタ制御回路の回路を工夫するこ
とで、内部回路に入力クロックの周波数より高い周波数
の信号を用いることなく、かつ入力クロックのデューテ
ィに依存せず、高速なパラレル−シリアル変換を行うこ
とが可能となる。
される任意のｎ番目の信号がセット信号に入力され、ｎ
＋１番目の信号がリセット信号に入力され出力がｎ番目
のセレクタ制御信号となる、ＲＳラッチ回路とワンショ
ットパルス生成回路とにより構成されるセレクタ制御回
路を備えたので、セレクタ制御回路の回路を工夫するこ
とで、内部回路に入力クロックの周波数より高い周波数
の信号を用いることなく、かつ入力クロックのデューテ
ィに依存せず、高速なパラレル−シリアル変換を行うこ
とが可能となる。
【００２７】第３の発明によれば、セレクタ制御回路に
おけるＲＳラッチ回路に使用される２入力ＮＯＲ回路の
構成を、両方の入力から見てたすきがけ構成にし、立ち
上がり時間と立下り時間を一致させるようにしたので、
セレクタ制御回路の回路を工夫することで、セレクタ制
御回路の立ち上がり時間と立ち下がり時間を一致させ、
かつ内部回路に入力クロックの周波数より高い周波数の
信号を用いることなく、かつ入力クロックのデューティ
に依存せず、高速なパラレル−シリアル変換を行うこと
が可能となる。
おけるＲＳラッチ回路に使用される２入力ＮＯＲ回路の
構成を、両方の入力から見てたすきがけ構成にし、立ち
上がり時間と立下り時間を一致させるようにしたので、
セレクタ制御回路の回路を工夫することで、セレクタ制
御回路の立ち上がり時間と立ち下がり時間を一致させ、
かつ内部回路に入力クロックの周波数より高い周波数の
信号を用いることなく、かつ入力クロックのデューティ
に依存せず、高速なパラレル−シリアル変換を行うこと
が可能となる。
【００２８】第４の発明によれば、第３の発明におい
て、第１導電型トランジスタのソース／ドレイン及び第
２導電型トランジスタとを対をなすように直列に接続
し、前記第１導電型トランジスタ及び前記第２導電型ト
ランジスタの接続点に接続する２入力ＮＯＲ回路を備え
るようにしたので、第１導電型トランジスタ及び第２導
電型トランジスタを用いた２入力ＮＯＲ回路を設けたセ
レクタ制御回路の回路を工夫することで、セレクタ制御
回路の立ち上がり時間と立ち下がり時間を一致させ、か
つ内部回路に入力クロックの周波数より高い周波数の信
号を用いることなく、かつ入力クロックのデューティに
依存せず、高速なパラレル−シリアル変換を行うことが
可能となる。
て、第１導電型トランジスタのソース／ドレイン及び第
２導電型トランジスタとを対をなすように直列に接続
し、前記第１導電型トランジスタ及び前記第２導電型ト
ランジスタの接続点に接続する２入力ＮＯＲ回路を備え
るようにしたので、第１導電型トランジスタ及び第２導
電型トランジスタを用いた２入力ＮＯＲ回路を設けたセ
レクタ制御回路の回路を工夫することで、セレクタ制御
回路の立ち上がり時間と立ち下がり時間を一致させ、か
つ内部回路に入力クロックの周波数より高い周波数の信
号を用いることなく、かつ入力クロックのデューティに
依存せず、高速なパラレル−シリアル変換を行うことが
可能となる。
【図１】 この発明による実施の形態１における回路構
成を示す接続図である。
成を示す接続図である。
【図２】 この発明による実施の形態１における動作タ
イミングを示す波形図である。
イミングを示す波形図である。
【図３】 この発明による実施の形態２における回路構
成を示す接続図である。
成を示す接続図である。
【図４】 この発明による実施の形態２における選択パ
ルスブロックの論理構成を示す図である。
ルスブロックの論理構成を示す図である。
【図５】 この発明による実施の形態２における動作タ
イミングを示す波形図である。
イミングを示す波形図である。
【図６】 この発明による実施の形態３における回路構
成を示す接続図である。
成を示す接続図である。
【図７】 従来技術における回路構成を示す接続図であ
る。
る。
【符号の説明】 １ フィリップフロップ回路、２ セレクタ回路、３
ＰＬＬ回路、４ セレクタ制御回路、５ 選択パルスブ
ロック、６ ワンショットパルス発生回路、７２入力Ｎ
ＯＲ回路を用いたＲＳラッチ回路。
ＰＬＬ回路、４ セレクタ制御回路、５ 選択パルスブ
ロック、６ ワンショットパルス発生回路、７２入力Ｎ
ＯＲ回路を用いたＲＳラッチ回路。
Claims (4)
- 【請求項１】 入力クロックを入力とし、パラレルデー
タを取り込むフィリップフロップ回路と、前記フィリッ
プフロップ回路の出力を入力とし、シリアルデータを出
力するセレクタ回路と、前記セレクタ回路のシリアル変
換制御を行うセレクタ制御回路と、入力クロックを入力
とし、前記セレクタ制御回路の入力信号となるＰＬＬ回
路とを備え、前記ＰＬＬ回路の電圧制御発振回路から導
出された信号を前記セレクタ制御回路に印加してシリア
ル変換制御を行なわせるようにしたことを特徴とするパ
ラレル−シリアル変換回路。 - 【請求項２】 ＰＬＬ回路から導出される任意のｎ番目
の信号がセット信号に入力され、ｎ＋１番目の信号がリ
セット信号に入力され出力がｎ番目のセレクタ制御信号
となる、ＲＳラッチ回路とワンショットパルス生成回路
とにより構成されるセレクタ制御回路を備えたことを特
徴とする請求項１に記載のパラレル−シリアル変換回
路。 - 【請求項３】 セレクタ制御回路におけるＲＳラッチ回
路に使用される２入力ＮＯＲ回路の構成を、両方の入力
から見てたすきがけ構成にし、立ち上がり時間と立下り
時間を一致させるようにしたことを特徴とする請求項２
に記載のパラレル−シリアル変換回路。 - 【請求項４】 第１導電型トランジスタのソース／ドレ
イン及び第２導電型トランジスタとを対をなすように直
列に接続し、前記第１導電型トランジスタ及び前記第２
導電型トランジスタの接続点に接続する２入力ＮＯＲ回
路を備えることを特徴とする請求項３に記載のパラレル
−シリアル変換回路。
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| JP2000013816A JP4412788B2 (ja) | 2000-01-24 | 2000-01-24 | パラレル−シリアル変換回路 |
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| JP2001203585A true JP2001203585A (ja) | 2001-07-27 |
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-
2000
- 2000-01-24 JP JP2000013816A patent/JP4412788B2/ja not_active Expired - Fee Related
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