CN113948030B - 一种显示信号产生装置、驱动装置、显示装置 - Google Patents

一种显示信号产生装置、驱动装置、显示装置 Download PDF

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CN113948030B CN202111559061.8A CN202111559061A CN113948030B CN 113948030 B CN113948030 B CN 113948030B CN 202111559061 A CN202111559061 A CN 202111559061A CN 113948030 B CN113948030 B CN 113948030B
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Abstract

本申请涉及一种显示信号产生装置、驱动装置、显示装置，该显示信号产生装置包括：用于产生显示数据的第一组件；用于产生多相位时钟信号的第三组件，其中，多相位时钟信号包括一个初始时钟信号和多个延迟时钟信号；至少一个用于接收所述显示数据和多相位时钟信号的第二组件，所述第二组件基于所述显示数据和多相位时钟信号产生显示信号，该装置可以在满足刷新率的前提下降低采样时钟频率，减小系统功耗，以降低系统对工艺的要求，节省系统实现的硬件成本。

Description

一种显示信号产生装置、驱动装置、显示装置
技术领域
本申请涉及技术显示领域，具体涉及一种显示信号产生装置、驱动装置、显示装置。
背景技术
显示装置是基于显示信号进行显示，其中显示信号的帧率就决定了显示装置的显 示精度。在一个完整的显示周期内，将显示信号分为若干段进行显示，其中每一段即表示一 个子帧，每一个子帧又分为了若干组显示信号，假设有
Figure DEST_PATH_IMAGE002
个子帧，每个子帧包括了
Figure DEST_PATH_IMAGE004
组显示 信号，则该显示装置的刷新频率为
Figure DEST_PATH_IMAGE006
。每一组显示信号所能显示的最小显示信号，则为该 显示装置的显示精度。显示信号的帧率由显示信号产生装置所决定的，现有的显示装置只 能显示几种固有的帧率，也就是显示装置的采样频率是固定的即每一帧内显示信号的组数 是固定的，如果要实现较高的显示精度，只能通过增加采样时钟频率，但对于一个完整显示 周期下，其显示时间段为固定的，如果增加采样时钟频率，则显示周期内整体的刷新率就会 增加，而刷新率并非越高越好，虽然高刷新率带来的画面提升，但其带来的负面效果就是系 统功耗的增加，且增加的刷新率所带来的产品优势远远补偿不了系统功耗增加对产品的影 响。其原因在于，过高的采样时钟频率，需要更先进的工艺制程才能实现，大大增加了芯片 成本。
发明内容
本申请的目的在于克服现有技术的不足，提供一种显示信号产生装置，该装置可以在满足刷新率的前提下降低采样时钟频率，减小系统功耗，以降低系统对工艺的要求，节省系统实现的硬件成本。
本申请的目的是通过以下技术方案来实现的：在一方面，本申请提供一种显示信号产生装置，包括：
用于产生显示数据的第一组件；
用于产生多相位时钟信号的第三组件，其中，多相位时钟信号包括一个初始时钟 信号
Figure DEST_PATH_IMAGE008
和多个延迟时钟信号
Figure DEST_PATH_IMAGE010
，其中，
Figure DEST_PATH_IMAGE012
；
至少一个用于接收所述显示数据和多相位时钟信号的第二组件，所述第二组件基于所述显示数据和多相位时钟信号产生显示信号；
所述多相位时钟信号产生的任意两相邻时钟信号之间相差
Figure DEST_PATH_IMAGE014
个完整时钟周期， 其中，
Figure DEST_PATH_IMAGE016
为
Figure DEST_PATH_IMAGE018
的整数。
本申请中，通过第三组件产生多相位时钟信号，其中各相位时钟信号之间存在固 定的延迟，例如第一时钟信号比初始时钟信号延迟0.1个时钟周期，第二时钟信号比第一时 钟信号延迟0.1个时钟周期，第三时钟信号比第二时钟信号延迟0.1个时钟周期，以此类推， 则第三时钟信号比初始时钟信号延迟0.3个时钟周期，在某一显示应用下，第三组件产生的 多相位时钟信号为固定的
Figure DEST_PATH_IMAGE020
个，而这
Figure DEST_PATH_IMAGE021
个时钟信号均可用于
Figure DEST_PATH_IMAGE022
组显示信号中，而无需对每 一组显示信号增加采样时钟，从而极大的降低了系统的采样时钟频率，减小了系统功耗，以 达到降低系统对工艺的要求，节省系统实现的硬件成本的目的。
进一步的，所述
Figure DEST_PATH_IMAGE024
，
Figure DEST_PATH_IMAGE026
，所述第二组件为
Figure DEST_PATH_IMAGE028
个，
Figure DEST_PATH_IMAGE028A
为
Figure DEST_PATH_IMAGE029
的整数。在另一方面 的，由于计算机语言一般采用的二进制计数，为了简化内部运算过程，进一步降低芯片的成 本，多相位时钟信号之间的延迟也采用二进制计数，也就是产生
Figure DEST_PATH_IMAGE031
个相位时钟。同时，为了 响应于多通道显示，第二组件设计为
Figure DEST_PATH_IMAGE032
个，也就是输出通道的个数，例如目前常用的显示装 置一般为8通道或16通道。
可选的，所述第二组件包括：
第一信号产生装置，基于初始时钟信号
Figure DEST_PATH_IMAGE008A
产生第一显示信号；
至少一个第二信号产生装置，基于延迟时钟信号
Figure DEST_PATH_IMAGE010A
产生第二显示信号，所述 延迟时钟信号
Figure DEST_PATH_IMAGE033
相较于初始时钟信号
Figure DEST_PATH_IMAGE008AA
依次延迟
Figure DEST_PATH_IMAGE035
个完整时钟周期；
所述第一显示信号和第二显示信号共用同一个复位时钟信号；
信号选择装置，用于选择所述第一显示信号或第二显示信号并输出。
可选的，所述第二组件还包括：
一逻辑单元，以及与所述信号选择装置连接的反相器；
所述反相器的输入端接入所述第二显示信号，反相器的输出端连接所述逻辑单元的第一输入端，所述第一信号产生装置的输出端连接所述逻辑单元的第二输入端，所述逻辑单元的输出端用于输出显示信号。
在该实施例中，信号选择装置采用“后置”的方式，也就是信号选择装置不是用于选择多相位时钟信号，而是选择由多相位时钟信号和复位时钟信号组合而产生显示信号进行输出并用于显示。
可选的，第二组件包括信号产生装置和信号选择装置，所述信号选择装置用于选 择所述初始时钟信号
Figure DEST_PATH_IMAGE008AAA
或延迟时钟信号
Figure DEST_PATH_IMAGE010AA
输入信号产生装置，信号产生装置基于 初始时钟信号
Figure DEST_PATH_IMAGE008AAAA
或延迟时钟信号
Figure DEST_PATH_IMAGE010AAA
输出显示信号。
可选的，所述第二组件还包括反相器，所述反相器与所述信号产生装置的输出端连接，对所述显示信号做反逻辑运算并输出。在信号产生装置后增加一个反相器，可以使显示信号是电平翻转，可以根据适当的场合选择性应用。
除以上所述的方式，本申请还提供了另一方案，也就是信号选择装置采用“前置” 的方式，采用“前置”的方式是用于选择多相位时钟信号，使得只有其中一个多相位时钟信 号（可能是初始时钟信号
Figure DEST_PATH_IMAGE008_5A
也可能是延迟时钟信号
Figure DEST_PATH_IMAGE010AAAA
中的一个）可以输入信号产 生装置，这样，信号产生装置产生的显示信号就可以直接用于显示。
进一步的，所述第二组件中的第一信号产生装置和第二信号产生装置或信号产生装置为触发器。触发器基于前述多相位时钟信号产生相应的显示信号用于显示，因此凡是符合此应用的触发器均可用于本申请中，优选的，本申请中的触发器可以是D触发器。
进一步的，所述信号选择装置的选择信号以及所述复位时钟信号由所述第一组件产生的显示数据控制。根据具体的显示数据选择对应的多相位时钟信号或者由其触发而产生的显示信号，同时，显示数据还决定了复位时钟信号的触发，也就是根据显示数据的大小决定显示信号持续的周期时间，也就是脉冲宽度，即决定了复位时钟信号在何时产生。
进一步的，所述逻辑单元执行逻辑与运算或逻辑或运算。通过逻辑运算仍能保留显示信号的精度，但可适用于更多应用场景中，也就是可以根据应用场景的需求对其进行合理的逻辑运算，最后得到相应的显示信号。
进一步的，所述第三组件为相位插值器、延时锁相环DLL、锁相环PLL中的其中一种。第三组件为一种多相位产生装置，其作用是用于产生存在相位差的时钟信号。
在另一方面，本申请还提供一种驱动装置，包括所述的显示信号产生装置。
在另一方面，本申请还提供一种显示装置，包括显示设备和所述的驱动装置，所述驱动装置产生显示信号驱动所述显示设备进行显示。
本申请的有益效果是：和现有技术相比较，本申请所提供的显示信号产生装置，只需固定产生若干相位时钟信号即可提高显示信号的精度，而无需增加时钟信号的采样频率，因此不存在系统功耗的增加，不会造成芯片成本的增加，也就是说本申请通过较小的代价实现了目前市场上高端显示芯片的性能。
附图说明
图1是本申请原理图；
图2是本申请一实施例的原理图；
图3是本申请一实施例的电路图；
图4是本申请一实施例显示信号波形图；
图5是本申请另一实施例的电路图；
图6是本申请一实施例显示信号波形图；
图7是本申请再一种实施例电路图。
具体实施方式
下面结合具体实施例进一步详细描述本申请的技术方案，但本申请的保护范围不局限于以下所述。
在一方面，本申请提供一种显示信号产生装置，参考图1所示，其包括用于产生显 示数据的第一组件；用于产生多相位时钟信号的第三组件，其中，多相位时钟信号包括一个 初始时钟信号
Figure DEST_PATH_IMAGE008_6A
和多个延迟时钟信号
Figure DEST_PATH_IMAGE010_5A
；至少一个用于接收显示数据和多相位时 钟信号的第二组件，第二组件基于显示数据和多相位时钟信号产生显示信号；多相位时钟 信号产生的任意两相邻时钟信号之间相差
Figure DEST_PATH_IMAGE014A
个完整时钟周期，这里所指的完整时钟周期 是指该显示系统中的最小时钟脉冲，用数字表示就是该完整时钟周期的值为1。其中，
Figure DEST_PATH_IMAGE016A
为
Figure DEST_PATH_IMAGE018A
的整数。更为具体的，参考图2所示，本申请中的第一组件其本质是一个显示数据发送装 置，其具体可以是控制卡，用于发送显示数据给第二组件。第二组件的本质是一个显示脉宽 信号产生装置，用于产生显示脉冲，也就是显示信号，更具体的说是产生PWM波。这里的第三 组件本质是一个多相位时钟产生装置，更为具体的第三组件为相位插值器、延时锁相环 DLL、锁相环PLL中的其中一种，其作用是用于产生不同相位的时钟信号，以实现显示信号的 精度控制。
值得说明的是，本实施例中的显示数据也就是需要显示的灰度数据值，这里所指 的多相位时钟信号是多个连续的时钟信号，上一个时钟信号和下一个时钟信号之间相差一 个固定的时间延迟，这个固定的时间延迟决定了显示信号的精度，例如
Figure DEST_PATH_IMAGE014AA
个完整时钟周 期，就表述该显示信号的最小精度为
Figure DEST_PATH_IMAGE014AAA
个完整脉冲，而目前的技术基本只能实现整数个脉 冲的显示，即现有技术中的显示精度最小为1，也就是只显示整数，对于小数部分则无法显 示。而目前的一些高端芯片为了能够显示小数，采用的是增加采样时钟频率的方式来实现， 这就使得芯片的功耗增加，制造成本也相应的增加。而本申请不仅提高了显示的精度，其带 来的显示精度的提高并未导致采样时钟频率的大幅增加，换言之，这种方式实现的显示精 度的提升不是以增强系统功耗为代价实现的，因此具有显示精度高、芯片制造成本低的技 术进步。
在另一方面，需要说明的是，本申请或实施例中的初始时钟信号
Figure DEST_PATH_IMAGE008_7A
和延迟时 钟信号
Figure DEST_PATH_IMAGE033A
均是多相位时钟信号中的某一个时钟信号，不应以初始时钟信号
Figure DEST_PATH_IMAGE008_8A
和延 迟时钟信号是描述而解释为不同的信号，初始时钟信号
Figure DEST_PATH_IMAGE008_9A
和延迟时钟信号
Figure DEST_PATH_IMAGE010_6A
的本 质都是多相位时钟信号中的一个时钟信号，并不表示初始时钟信号
Figure DEST_PATH_IMAGE008_10A
和延迟时钟信号
Figure DEST_PATH_IMAGE010_7A
有固定的关系，例如延迟时钟信号
Figure DEST_PATH_IMAGE033AA
可以是滞后于初始时钟信号
Figure DEST_PATH_IMAGE008_11A
，也可 以是超前于初始时钟信号
Figure DEST_PATH_IMAGE008_12A
，例如在产生的10个连续的时钟信号中，可以以第一个时 钟信号作为初始时钟信号
Figure DEST_PATH_IMAGE008_13A
，其余的作为延迟时钟信号
Figure DEST_PATH_IMAGE010_8A
，也可以选择第二个时 钟信号作为初始时钟信号
Figure DEST_PATH_IMAGE008_14A
，其余的作为延迟时钟信号
Figure DEST_PATH_IMAGE036
。区别在于，实际应用 中，当选择第二个时钟信号作为初始时钟信号
Figure DEST_PATH_IMAGE008_15A
，第一个时钟信号一般不用于延迟时 钟信号
Figure DEST_PATH_IMAGE036A
进行显示信号的触发，但在一些特殊场合例外，例如需要超前显示，则可以选 择。
可选的，在一些实施例中，
Figure DEST_PATH_IMAGE037
，
Figure DEST_PATH_IMAGE038
，第二组件为
Figure DEST_PATH_IMAGE039
个，
Figure DEST_PATH_IMAGE041
，其中
Figure DEST_PATH_IMAGE042
表示的 是显示精度，
Figure DEST_PATH_IMAGE042A
越大其显示精度越高，但相应的也会带来系统功耗的增加，因此一般不超过 16，也就是显示精度最小为1/16个完整脉冲，
Figure DEST_PATH_IMAGE043
表示的是显示装置的通道数量，目前比较常 见的有8通道、16通道或者32通道。
更为具体的，在本实施例中，上述的第二组件包括：第一信号产生装置，基于初始 时钟信号
Figure DEST_PATH_IMAGE008_16A
产生第一显示信号；至少一个第二信号产生装置，基于延迟时钟信号
Figure DEST_PATH_IMAGE010_9A
产生第二显示信号，其中，
Figure DEST_PATH_IMAGE044
；延迟时钟信号
Figure DEST_PATH_IMAGE010_10A
相较于初始时 钟信号
Figure DEST_PATH_IMAGE008_17A
依次延迟
Figure DEST_PATH_IMAGE035A
个完整时钟周期；第一显示信号和第二显示信号共用同一个复 位时钟信号
Figure DEST_PATH_IMAGE046A
，这种情况下第一显示信号和第二显示信号的下降沿同步，具体如图4 中的
Figure DEST_PATH_IMAGE048A
所示，其中
Figure DEST_PATH_IMAGE050A
是第一显示信号，
Figure DEST_PATH_IMAGE052A
即是第二显示信号。还包括信号 选择装置，用于选择第一显示信号或第二显示信号并输出。这里输出的第一显示信号或第 二显示信号也就是最终系统所需要的目标显示信号。可选的，在一些实施例中第二组件还 包括：一逻辑单元，以及与信号选择装置连接的反相器；反相器的输入端接入所述第二显示 信号，反相器的输出端连接逻辑单元的第一输入端，第一信号产生装置的输出端连接逻辑 单元的第二输入端，逻辑单元的输出端用于输出显示信号，逻辑单元执行逻辑与运算或逻 辑或运算。
在另一实施例中，第二组件包括信号产生装置和信号选择装置，所述信号选择装 置用于选择所述初始时钟信号
Figure DEST_PATH_IMAGE008_18A
或延迟时钟信号
Figure DEST_PATH_IMAGE010_11A
输入信号产生装置，信号产生 装置基于初始时钟信号
Figure DEST_PATH_IMAGE008_19A
或延迟时钟信号
Figure DEST_PATH_IMAGE010_12A
输出显示信号。在该实施例中，相较 于前一实施例，其优势在于可减少信号产生装置的数量，在上述实施例中，至少需要两个信 号产生装置，而在本实施例中最少可以使用一个信号产生装置，该信号产生装置根据选择 的初始时钟信号
Figure DEST_PATH_IMAGE008_20A
或延迟时钟信号
Figure DEST_PATH_IMAGE010_13A
直接产生所需的目标显示信号。可选的，所 述第二组件还包括反相器，所述反相器与所述信号产生装置的输出端连接，对所述显示信 号做反逻辑运算并输出。
以上两种实施例中，其区别在于信号选择装置的前置或后置，可以将初始时钟信 号
Figure DEST_PATH_IMAGE008_21A
或延迟时钟信号
Figure DEST_PATH_IMAGE010_14A
理解为触发信号，信号产生装置基于触发信号产生所需的 显示信号，信号选择装置前置用于选择触发信号，因此只需一个信号产生装置。信号选择装 置后置，用于选择信号产生装置产生的显示信号，因此就需要多个信号产生装置，但基本原 理都是相同的，也就是基于多相位时钟信号，实现显示信号的精度控制。
可选的，本申请或实施例中的第一信号产生装置和第二信号产生装置、信号产生装置为D触发器，也可选用其他类型的触发器，例如RS触发器，选用不同的触发器时，其具体的工作原理要根据触发器的工作特性做相应的调整，这属于本领域技术人员的惯用手段，因此，凡是采用相同类型的触发器进行替代，仍应视为落入本申请的保护范围。
更为具体的，本申请或实施例中的信号选择装置的选择信号以及复位时钟信号由第一组件产生的显示数据控制，也就是根据显示数据的大小决定显示信号的脉冲周期，而本申请中要做的就是解决脉冲周期的最小精度。
参考图3-4所示，给出了一种显示信号产生装置的实例化电路，其包括第一组件， 也就是多相位产生装置DLL（延时锁相环）用于产生16个多相位时钟信号
Figure DEST_PATH_IMAGE054A
，则 相邻的两个时钟信号之间延迟为1/16个完整周期，也就是说本实施例中显示精度最小为 0.0625个PWM波，如图3所见，产生的16个多相位时钟信号各送入一个D触发器中，这里的D触 发器即为信号产生装置，或者理解为PWM波产生装置，其中用于接收初始时钟信号
Figure DEST_PATH_IMAGE008_22A
的 D触发器即对应前文所述的第一信号产生装置，其余的D触发器则对应第二信号产生装置， 各D触发器产生的PWM波
Figure DEST_PATH_IMAGE055
输入到信号选择装置中（其中，
Figure DEST_PATH_IMAGE056
对应第一显示信号，
Figure DEST_PATH_IMAGE057
对应第二显示信号），信号选择装置基于显示数据发送装置输出的显示数据DATA 选择对应的PWM波输入到一个反相器中并出，其输出信号连同
Figure DEST_PATH_IMAGE056A
再输入到一个与逻辑门 中，输出最后的PWM波用于显示，除此之外可以看出，本实施例中第二组件（虚线框所表示的 部分）包括
Figure DEST_PATH_IMAGE043A
个，即对应
Figure DEST_PATH_IMAGE043AA
个通道。参考图4所示，是不同相位时钟信号下产生的PWM波，其 中a~b、b~c、c~d、d~e、e~f、f~g、g~h、h~i、i~j、j~k、k~l、l~m、m~n、n~o、o~p、p~q都是固定的1/ 16个完整时钟周期的延时，a~q、q~r各表示完整的一个时钟周期。通过附图4可以看出，该实 施例下，各显示PWM波PWM（DATA～0）-PWM（DATA～15）的上升沿对齐，下降沿彼此之间各差1/ 16个完整时钟周期的延时。其中，附图4仅表示了小数部分的显示宽度，在实际应用中其显 示的宽度必然还包括整数部分（图4未画出）。
参考附图5-6，本申请还提供另一具体化的实施例，相较于附图3-4所表示的实施 例，本实施例中减去了反相器和逻辑门，其他部分完全相同，由图6可以看出，采用这种结构 后，显示PWM波改为下降沿同步或齐平，上升沿各依次相差1/16个完整周期，与附图3-4所示 的实施例恰好相反，同时，区别于图4所示的实施例，图6对应的波形图其选择器（MUX）选择 信号输出顺序相反，图4所示的波形图中PWM（DATA～0）-PWM（DATA～15）依次对应
Figure DEST_PATH_IMAGE055AAA
处理后的波形。图6中PWM（DATA～0）对应
Figure DEST_PATH_IMAGE058
，PWM（DATA～1）-PWM（DATA～15）则依次对应
Figure DEST_PATH_IMAGE060A
的输出波形。
参考图7所示，本申请还披露了另一种实施例，也就是前文所述的将信号选择装置 前置，用于选择延迟时钟信号，即直接选择多相位时钟信号。由图7可见，多相位产生装置 PLL（锁相环）产生的延迟时钟信号直接输入信号选择装置，同时初始时钟信号输入一个D触 发器中输出
Figure DEST_PATH_IMAGE061
，被信号选择装置基于显示数据DATA选择一个延迟时钟信号并输入另一个 D触发器中输出
Figure DEST_PATH_IMAGE063A
，
Figure DEST_PATH_IMAGE064
在输入一个反相器中其输出的信号与
Figure DEST_PATH_IMAGE065
共同输入到与逻辑门 中产生显示PWM波，其中，两个D触发器的复位时钟信号的触发也由显示数据决定。也就是根 据显示数据的大小决定显示信号持续的周期时间，也就是脉冲宽度，即决定了复位时钟信 号在何时产生。
值得说明的是，信号选择装置前置或后置的原理存在不同，前置时只需要确定显示数据的小数部分即可选择对应的延迟时钟信号，后置时必须基于完整的显示数据才能选择对应的显示信号。
同理的，附图7中的实施例也可以省去一个反相器和逻辑门，同时与
Figure DEST_PATH_IMAGE061AAA
对应的D 触发器也可以不要，直接输出延迟脉冲PWM波用于显示即可。
在另一方面，本申请还提供一种驱动装置，包括上述显示信号产生装置，这里的驱动装置应理解为驱动芯片（IC）、驱动模块等类似的集成电路领域的应用型产品，或其他领域适用的驱动装置，其主要作用是为相应的显示器提供显示信号产生装置所产生的显示信号进行显示，这里的显示器可以理解为LED显示屏等类似的显示装置。
在另一方面，本申请还提供一种显示装置，包括显示设备和驱动装置，驱动装置产生显示信号驱动显示设备进行显示。本实施例中的显示装置应作为广告屏、电视等类似的解释，其可以独立完成信号或画面的显示。
以上所述仅是本申请的优选实施方式，应当理解本申请并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本申请的精神和范围，则都应在本申请所附权利要求的保护范围内。

Claims (9)

1.一种显示信号产生装置，其特征在于，包括：
用于产生显示数据的第一组件；
用于产生多相位时钟信号的第三组件，其中，多相位时钟信号包括一个初始时钟信号
Figure 492707DEST_PATH_IMAGE001
和多个延迟时钟信号
Figure 890191DEST_PATH_IMAGE002
，其中，
Figure 619112DEST_PATH_IMAGE003
；
至少一个用于接收所述显示数据和多相位时钟信号的第二组件，所述第二组件基于所述显示数据和多相位时钟信号产生显示信号；
所述多相位时钟信号产生的任意两相邻时钟信号之间相差
Figure 510976DEST_PATH_IMAGE004
个完整时钟周期，其中，
Figure 8954DEST_PATH_IMAGE005
为
Figure 577338DEST_PATH_IMAGE006
的整数；
所述第二组件包括：
第一信号产生装置，基于所述初始时钟信号
Figure 324714DEST_PATH_IMAGE001
产生第一显示信号；
至少一个第二信号产生装置，基于所述延迟时钟信号
Figure 987646DEST_PATH_IMAGE002
产生第二显示信号，所述 延迟时钟信号
Figure 871288DEST_PATH_IMAGE002
相较于初始时钟信号
Figure 548257DEST_PATH_IMAGE007
依次延迟
Figure 517350DEST_PATH_IMAGE008
个完整时钟周期；
所述第一显示信号和第二显示信号共用同一个复位时钟信号；
信号选择装置，用于选择所述第一显示信号或第二显示信号并输出；
所述信号选择装置的选择信号以及所述复位时钟信号由所述第一组件产生的显示数据控制，其中，信号选择装置基于完整的显示数据确定所述选择信号以及所述复位时钟信号；
或；所述第二组件包括信号产生装置和信号选择装置，所述信号选择装置用于选择所 述初始时钟信号
Figure 469126DEST_PATH_IMAGE001
或延迟时钟信号
Figure 489165DEST_PATH_IMAGE002
输入信号产生装置，信号产生装置基于所述 初始时钟信号
Figure 602615DEST_PATH_IMAGE001
或延迟时钟信号
Figure 590162DEST_PATH_IMAGE002
输出显示信号，其中，信号选择装置基于显示 数据的小数部分选择所述初始时钟信号
Figure 814470DEST_PATH_IMAGE001
或延迟时钟信号
Figure 875967DEST_PATH_IMAGE002
。
2.根据权利要求1所述的一种显示信号产生装置，其特征在于，
Figure 474832DEST_PATH_IMAGE009
，
Figure 887359DEST_PATH_IMAGE010
，所述第二 组件为
Figure 977675DEST_PATH_IMAGE011
个，
Figure 159257DEST_PATH_IMAGE011
为
Figure 161980DEST_PATH_IMAGE012
的整数。
3.根据权利要求1所述的一种显示信号产生装置，其特征在于，所述第二组件中的第一信号产生装置和第二信号产生装置或信号产生装置为触发器。
4.根据权利要求1所述的一种显示信号产生装置，其特征在于，所述第二组件还包括：
一逻辑单元，以及反相器；
所述反相器的输入端接入所述第二显示信号，反相器的输出端连接所述逻辑单元的第一输入端，所述第一信号产生装置的输出端连接所述逻辑单元的第二输入端，所述逻辑单元的输出端用于输出显示信号。
5.根据权利要求4所述的一种显示信号产生装置，其特征在于，所述逻辑单元执行逻辑与运算或逻辑或运算。
6.根据权利要求1所述的一种显示信号产生装置，其特征在于，所述第二组件还包括反相器，所述反相器与所述信号产生装置的输出端连接，对所述显示信号做反逻辑运算并输出。
7.根据权利要求1所述的一种显示信号产生装置，其特征在于，所述第三组件为相位插值器、延时锁相环DLL、锁相环PLL中的其中一种。
8.一种驱动装置，其特征在于，包括如权利要求1-7任一项所述的显示信号产生装置。
9.一种显示装置，其特征在于，包括显示设备和驱动装置，所述驱动装置为权利要求8所述的驱动装置，所述驱动装置产生显示信号驱动所述显示设备进行显示。
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