CN100440371C - 延迟锁定回路及使用其闭锁时钟延迟的方法 - Google Patents

延迟锁定回路及使用其闭锁时钟延迟的方法 Download PDF

Info

Publication number
CN100440371C
CN100440371C CNB2004100381118A CN200410038111A CN100440371C CN 100440371 C CN100440371 C CN 100440371C CN B2004100381118 A CNB2004100381118 A CN B2004100381118A CN 200410038111 A CN200410038111 A CN 200410038111A CN 100440371 C CN100440371 C CN 100440371C
Authority
CN
China
Prior art keywords
delay
unit
resolution
signal
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100381118A
Other languages
English (en)
Other versions
CN1577611A (zh
Inventor
金敬勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1577611A publication Critical patent/CN1577611A/zh
Application granted granted Critical
Publication of CN100440371C publication Critical patent/CN100440371C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种延迟锁定回路(DLL)的延迟线单元，包括：第一延迟线，具有多个第一单位延迟，各第一单位延迟具有第一延迟；第二延迟线，具有多个第二单位延迟，各第二单位延迟具有第二延迟；及第三延迟线，具有多个第三单位延迟，各第三单位延迟具有第三延迟，其中第一延迟比第二延迟短，第二延迟比第三延迟短。

Description

延迟锁定回路及使用其闭锁时钟延迟的方法
技术领域
本发明涉及一种使用于同步存储装置的延迟锁定回路(DLL)，尤其涉及一种通过局部修改单元延迟的分辨率值来获得各自具有不同抖动特性的工作频率的DLL电路，及其锁定时钟延迟的方法。
背景技术
通常，时钟信号作为参考信号，用于调整系统或电路中的作业时间，更进一步的说，用来确保系统或电路在快速作业时没有任何错误。当外部电路所输入的时钟信号作用于内部电路时，内部电路就会产生一个时间延迟，也就是时钟脉冲相位差(clock skew)。为补偿时间延迟及具有和外部时钟信号完全相同的相位，就要使用DLL电路。即，DLL电路通过输出驱动器使得数据输出时序和外部电路的时序相匹配。
下面描述应用在双数据速率同步动态随机存取存储器(DDR SDRAM)中的DLL电路。
图1是在DDR SDRAM内的传统寄存器控制DLL电路的框图。
寄存器控制DLL电路包括：时钟缓冲块11，通过与外部时钟信号clk及clkb的上升沿及下降沿同步，获得内部时钟信号rclk及fclk；时钟分频块12，通过将外部时钟信号clk n分频来输出参考时钟信号ref，其中n是正整数；虚延迟线块13，接收参考时钟信号ref；延迟模块14，使虚延迟线块13输出的时钟信号fbk-dly和通过实际时钟路径的时钟信号fbk-dly具有完全相同的延迟值；相位比较块15，通过比较参考信号ref的相位及延迟模块14的输出信号的相位，来输出移相控制信号；延迟控制块16，响应来自相位比较块输出的移相控制信号，而输出通过延迟线及虚延迟线的时钟相位的移相信号；延迟线块17，通过接收延迟控制块16所输出的信号来对内部时钟信号rclk及fclk进行移相。未标记的时钟缓冲块通过接收外部时钟信号clk将内部时钟信号提供给时钟分频块12。
图2是图1中的时钟缓冲块11的电路图。
时钟缓冲块11的差比较电路接收外部时钟信号clk及clkb，进而产生和外部时钟的上升沿及下降沿同步的内部时钟信号rclk及fclk。
图3是图1中的时钟分频块12的电路图。
时钟分频块12将外部时钟信号8分频后，输出参考时钟信号ref。同时，对外部时钟信号clk分频后，可降低功率消耗。
图4是图1中的相位比较块15的电路图。
如图所示，相位比较块15包括相位比较单元151及移位寄存器控制信号产生单元152。相位比较块15是一个用来检测DLL电路的输入/输出时钟信号间相位差的装置。更明确地说，相位比较块15通过比较延迟模块14所输出的反馈时钟信号fbk及时钟分频块12所输出的参考时钟信号的相位，输出具有延迟状态信息，诸如超前状态、滞后状态或锁定状态的信号。同时，第一比较信号PC1及第三比较信号PC3决定向右移相操作，第二比较信号PC2及第四比较信号PC4决定向左移相操作。而且，移相操作还取决于没有分频的内部时钟信号rclk，或时钟分频块12所输出的参考时钟信号ref及延迟模块14所输出的反馈时钟信号fbk间的相位比较。更进一步说，如果反馈时钟信号fbk及参考时钟信号ref的相位差比长延迟单元的延迟时间长，则第五信号PC5及第六信号PC6变成逻辑高状态的信号。从而，比较信号PC5和PC6的逻辑和信号AC也变成逻辑高状态。然后，逻辑和信号AC及内部时钟rclk逻辑地组合，来操作移位寄存器控制信号产生单元152的T触发器(F/F)。即，如果反馈时钟信号fbk及参考时钟信号ref间的相位差相对较大，则通过内部时钟信号rclk，控制延迟控制单元16的移位寄存器，来快速地减小相位差。如果相位差减少到了预定期限，第五信号PC5及第六信号PC6就都转换成逻辑低状态。然后，延迟控制单元16的移位寄存器根据分频时钟信号fbk及ref来作业。相位比较块15输出比较信号，即，向右移位偶数sre，向右移位奇数sro，向左移位奇数slo和向左移位偶数sle，来控制延迟控制块16的移位寄存器。
图5是图1中的延迟控制块16的电路图。
如图所示，延迟控制块包括具有多个或非门Reg_0至Reg_N-1的逻辑单元161和移位寄存器单元162。逻辑单元161在移位寄存器162的控制下，来决定延迟线块17的其中一条输入路径。移位寄存器单元162根据相位比较块15的比较信号sre、sro、slo及sle来改变输入路径。初始化时，最右输入路径及最左输入路径可受激励而具有最小延迟或最大延迟。由于延迟控制块16是现有技术，这里就不再对其进行详细说明。
图6是图1所示的延迟线块17的电路图。
延迟线块17用来延迟从时钟缓冲块11输入的时钟信号的相位。同时，延迟量由相位比较块15来决定，而且，延迟路径是以延迟控制块16控制下所决定相位延迟量来形成。延迟线块17由多个串联连接的单位延迟构成。单位延迟包含2个以串联方式相互连接的与非门及一个反相器。每个单位延迟逐一地连接到延迟控制块中的逻辑单元16的各个或非门上。当或非门Reg_0至Reg_N-1的一个输出变成逻辑高″H″信号的时候，延迟量就被确定了。通常，延迟线块17由两种型式延迟线所构成，即，一种是使用于上升时钟信号的延迟线，另一种是使用于下降时钟信号的延迟线，从而可以对上升时钟信号及下降时钟信号作完全相同的延迟来降低占空比失真(duty ratio distortion)。
即使虚延迟线块13的电路图没有具体显示，但是虚延迟线块13是一条用于输入到相位比较块15的反馈时钟信号的延迟线。虚延迟线块13的结构和图6所示的延迟线块17完全相同，只是功耗低，因为时钟分频信号ref输入到虚延迟线块13。
图1中的延迟模块14是一种电路，它使具有延迟表示的延迟组件模式化，直到从芯片外部输入的时钟信号输入到延迟线块以及从延迟线块输出的时钟信号输出到芯片外部为止。时钟信号线是一条从延迟线块17到输出缓冲块的路径。输出缓冲器在时钟信号和数据信号同步后，在时钟信号线上输出时钟信号。
通过改变反馈时钟信号通过的单位延迟的数量，延迟线块17减少了内部时钟和外部时钟之间的相位差。同时，由延迟线块17内的两个与非门所构成一个单位延迟具有约100ps的分辨率。假如工作频率是f，则延迟线块17用最大数值即1/f，来延迟时钟信号的相位。而且，延迟线块17包括相同数量的单位延迟，和以延迟线块17内单位延迟的延迟时间除以1/f所获得的值完全相同。
包含在延迟线块17内具有完全相同延迟时间的全部单位延迟的DLL具有下列缺点：
第一，DLL需要在高速及低速中工作。此外，DLL应用在特定产品的时候，需要很容易的转换工作速度模式，即自高速作业到低速作业、或自低速作业到高速作业。因而，用于高频作业时，延迟线块内单位延迟的延迟时间必需减少。另一方面，用于低频作业时，由于延迟时间的减少，单位延迟数量必需增加。相应地，DLL的配线布置大小增加，而且满足DLL工作的电流量也增加。
因此，实际上需要在不增加配线布置的大小的情况下，尽可能地减少所需求的电流量。用于电子系统的高速作业中，DLL的工作频率也要高。然而，在低频没有要求改变功能，因此，难于获得一个最优化的标准来同时充分满足高速作业及低速作业。
为解决上述缺点，需要可以工作在粗延迟模式及细微延迟模式这两种作业方式的DLL。然而，这样就存在一个在粗延迟模式及细微延迟模式间的互连问题，更进一步地，由于使用了复杂的控制电路来互连独立的延迟线块，电路配线布置的大小也必须增加。
发明内容
因此，本发明的目的在于提供一种使用于同步存储装置的可快速地实施时钟延迟锁定作业的DLL，及一种用于锁定时钟延迟的方法。
根据本发明的一个方面，提供一种DLL电路的延迟线单元，包括：第一延迟线，具有多个第一单位延迟，各第一单位延迟具有第一延迟；第二延迟线，具有多个第二单位延迟，各第二单位延迟具有第二延迟；及第三延迟线，具有多个第三单位延迟，各第三单位延迟具有第三延迟，其中第一延迟比第二延迟短，第二延迟比第三延迟短。
根据本发明的另一方面，提供一种在同步存储装置内使用的延迟锁定回路，包含：相位比较单元，用于比较参考信号与反馈信号，而产生比较信号；延迟控制单元，用于响应所述比较信号来产生控制信号；延迟线单元，用于响应所述控制信号来延迟内部时钟信号；及延迟模块，通过延迟时钟信号来产生反馈信号；其中所述延迟线单元包括多个延迟线，各延迟线分别包括多个具有不同延迟的单位延迟。
根据本发明的另一方面，提供一种使用于同步存储装置的延迟锁定回路(DLL)电路中的时钟信号延迟锁定方法，包括下列步骤：a)产生比较信号，用于比较参考信号及延迟模块所产生的反馈信号；b)响应比较信号来产生控制信号；以及c)响应控制信号，通过使用包含多个单位延迟的延迟线单元来延迟时钟信号，各单位延迟具有各自不同的分辨率。
附图说明
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特点将会变得更加明显，其中：
图1是DDR SDRAM中传统寄存器控制DLL电路的框图；
图2是图1中的时钟缓冲块的电路图；
图3是图1中的时钟分频块的电路图；
图4是图1中的相位比较块的电路图；
图5是图1中的延迟控制块的电路图；
图6是图1中的延迟线块的电路图；
图7是本发明的DLL电路的框图；
图8是本发明的图7的DLL电路中延迟线单元的框图。
具体实施方式
下文将参照附图来详细说明使用于同步存储装置的DLL电路。
通常，DLL电路包括一种用于延迟内部时钟信号的延迟线单元，该延迟线单元在延迟控制单元的控制信号的作用下，使内部时钟信号的相位和外部时钟信号的相位相匹配。由于DLL电路的延迟量从0到时钟信号的一个周期(称为Tclk)，所以单位延迟的数量由时钟信号的频率所限制。即，DLL电路中单位延迟数量由工作频率来决定。如果工作频率的一个周期是5ns，单位延迟的分辨率是100ps，则可以使用50个单位延迟。
图7是本发明的DLL电路的框图。
如图所示，本发明DLL电路的结构和图1中传统的DLL电路相似。然而，本发明的延迟线单元不同于图1中传统的延迟线块17的结构。因此，由于除了延迟线单元外的其它组件和传统的DLL电路完全相同，所以就省略了对这些组件的详细工作说明。此外，图1至图6中所使用的参考符号和图7完全相同。
图8是本发明的图7中的DLL电路的延迟线单元″A″的框图。
如图所示，延迟线单元具有：包含多个第一单位延迟的第一延迟线810，各第一单位延迟具有第一延迟’d1’；包含多个第二单位延迟的第二延迟线820，各第二单位延迟具有第二延迟’d2’；及包含多个第三单位延迟的第三延迟线830，各第三单位延迟具有第三延迟’d3’。
单位延迟分类中，第一单位延迟用于高频，第二单位延迟用于中频，第三单位延迟用于低频。如果高频定义为高于200MHz，则中频可定义在100MHz至200MHz之间，及低频可定义为低于100MHz。因此，如果高频的时钟周期Tclk是5ns，那么，所需要的第一单位延迟数量为5ns/d1，如果中频的时钟周期Tclk是5ns至10ns，那么，所需要的第二单位延迟数量就是(5ns至10ns)/d2。如果低频的时钟周期是12ns至10ns，那么，所需要的第三单位延迟数量就是(12ns至10ns)/d3。
相应地，如果延迟线单元具有65ps的分辨率来确保超过200MHz下的安全工作，100ps的分辨率来确保100至200MHz下的安全工作，或150ps的分辨率来确保100MHz下的安全工作，则需要在第一延迟线810中有77个第一单位延迟，在第二延迟线820中有50个第二单位延迟，在第三延迟线830中有14个第三单位延迟。各单位延迟的分辨率通过调整单位延迟的与非门和反相器中NMOS或PMOS晶体管的长度及宽度来决定。而且，分辨率可根据所施加到延迟线上的单位延迟的电压来调整。
如果延迟线单元的全部单位延迟具有相同的65ps分辨率，则需要185个单位延迟。众所皆知，延迟线单元占用DLL电路的最大面积。因此，延迟线单元的面积相对使用相同单位延迟的情形，可减少75％。
下文将描述延迟线单元的工作流程。输入到延迟线单元的控制信号reg-0至reg-r由图7中的延迟控制块产生。如果控制信号reg-r变成逻辑高电平，那么，输入到延迟线单元的时钟信号被延迟相当于一个单位延迟的延迟，然后，如果控制信号reg-1变成逻辑高电平，则输入时钟信号被延迟相当于两个单位延迟的延迟。
因为输入时钟信号的延迟实施在第一延迟线810的最左单位延迟处，所以较佳地，第一单位延迟线810的第一延迟’d1’设置为具有最短延迟。因此，如果本发明的DLL电路用于高频作业，则相位锁定过程可在第一延迟线810处完成，而且，在低频时，相位锁定操作可在第二延迟线820或第三延迟线830处完成。
由于延迟线单元由多个具有相互不同单位延迟的延迟线所组成，因此该DLL电路能够使用于宽频带，且相位锁定操作能够快速地实现。延迟线单元的面积也可减少。

Claims (8)

1.一种延迟锁定回路(DLL)的延迟线单元，包括：
第一延迟线，具有多个第一单位延迟，各第一单位延迟具有第一延迟；
第二延迟线，具有多个第二单位延迟，各第二单位延迟具有第二延迟；及
第三延迟线，具有多个第三单位延迟，各第三单位延迟具有第三延迟，
其中第一延迟比第二延迟短，第二延迟比第三延迟短。
2.按照权利要求1所述的延迟线单元，其中，所述第一、第二及第三延迟为串联连接。
3.一种在同步存储装置内使用的延迟锁定回路，包含：
相位比较单元，用于比较参考信号与反馈信号，而产生比较信号；
延迟控制单元，用于响应所述比较信号来产生控制信号；
延迟线单元，用于响应所述控制信号来延迟内部时钟信号；及
延迟模块，通过延迟时钟信号来产生反馈信号；
其中所述延迟线单元包括多个延迟线，各延迟线分别包括多个具有不同延迟的单位延迟。
4.按照权利要求3所述的延迟锁定回路，其中，所述延迟线单元包括：
第一延迟线，包含多个第一单位延迟，各第一单位延迟具有第一分辨率；
第二延迟线，包含多个第二单位延迟，各第二单位延迟具有第二分辨率；及
第三延迟线，包含多个第三单位延迟，各第三单位延迟具有第三分辨率；
其中第一、第二及第三延迟线串联连接。
5.按照权利要求4所述的延迟锁定回路，其中，第一分辨率比第二分辨率低，第二分辨率比第三分辨率低。
6.一种使用于同步存储装置的延迟锁定回路(DLL)中的时钟信号延迟锁定方法，包括下列步骤：
a)产生比较信号，用于比较参考信号及延迟模块所产生的反馈信号；
b)响应比较信号来产生控制信号；以及
c)响应控制信号，通过使用包含多个单位延迟的延迟线单元来延迟时钟信号，各单位延迟具有各自不同的分辨率。
7.按照权利要求6所述的时钟信号延迟锁定方法，其中，步骤c)包含下列步骤：
(c1)通过包含各具有第一分辨率的多个第一单位延迟的第一延迟线来延迟时钟信号；
(c2)如果延迟锁定操作没有在步骤(c1)中完成，则通过包含各具有第二分辨率的多个第二单位延迟的第二延迟线来延迟时钟信号，其中第二分辨率高于第一分辨率；及
(c3)如果延迟锁定操作没有在步骤(c2)中完成，则通过包含各具有第三分辨率的多个第三单位延迟的第三延迟线来延迟时钟信号，其中第三分辨率高于第二分辨率。
8.按照权利要求7所述的时钟信号延迟锁定方法，其中，第一、第二及第三延迟线串联连接。
CNB2004100381118A 2003-06-27 2004-05-08 延迟锁定回路及使用其闭锁时钟延迟的方法 Expired - Fee Related CN100440371C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020030042723A KR100543925B1 (ko) 2003-06-27 2003-06-27 지연 고정 루프 및 지연 고정 루프에서의 클럭 지연 고정방법
KR1020030042723 2003-06-27

Publications (2)

Publication Number Publication Date
CN1577611A CN1577611A (zh) 2005-02-09
CN100440371C true CN100440371C (zh) 2008-12-03

Family

ID=33536334

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100381118A Expired - Fee Related CN100440371C (zh) 2003-06-27 2004-05-08 延迟锁定回路及使用其闭锁时钟延迟的方法

Country Status (5)

Country Link
US (1) US7109774B2 (zh)
JP (2) JP2005018739A (zh)
KR (1) KR100543925B1 (zh)
CN (1) CN100440371C (zh)
TW (1) TWI332317B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7428284B2 (en) * 2005-03-14 2008-09-23 Micron Technology, Inc. Phase detector and method providing rapid locking of delay-lock loops
KR100714307B1 (ko) 2005-08-05 2007-05-02 삼성전자주식회사 활성영역 가장자리에 리세스영역을 갖는 반도체 장치 및 그형성방법
KR101125018B1 (ko) * 2005-12-12 2012-03-28 삼성전자주식회사 디지털 지연셀 및 이를 구비하는 지연 라인 회로
KR100954117B1 (ko) * 2006-02-22 2010-04-23 주식회사 하이닉스반도체 지연 고정 루프 장치
KR100706836B1 (ko) 2006-06-07 2007-04-13 주식회사 하이닉스반도체 펄스 발생 장치 및 방법
KR100807113B1 (ko) 2006-09-29 2008-02-26 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
KR100821584B1 (ko) * 2007-03-09 2008-04-15 주식회사 하이닉스반도체 라이트 트래이닝 기능을 갖는 반도체 메모리 장치
KR100857873B1 (ko) * 2007-03-29 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100863536B1 (ko) * 2007-11-02 2008-10-15 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 그 제어방법
KR100956774B1 (ko) * 2007-12-28 2010-05-12 주식회사 하이닉스반도체 지연 고정 루프 회로 및 그 제어 방법
US7816961B2 (en) * 2008-02-08 2010-10-19 Qimonda North America System and method for signal adjustment
TWI456906B (zh) * 2012-03-27 2014-10-11 Novatek Microelectronics Corp 頻率合成器
KR102180001B1 (ko) * 2014-07-14 2020-11-17 에스케이하이닉스 주식회사 반도체 장치
US10103837B2 (en) * 2016-06-23 2018-10-16 Advanced Micro Devices, Inc. Asynchronous feedback training
US11183995B1 (en) 2017-06-16 2021-11-23 Rambus Inc. High-resolution digitally controlled delay line
TWI732558B (zh) * 2020-05-18 2021-07-01 華邦電子股份有限公司 延遲鎖相迴路裝置及其操作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1244071A (zh) * 1998-06-24 2000-02-09 西门子公司 用于一个标准的延迟锁定环的锁定装置
CN1346131A (zh) * 2000-09-28 2002-04-24 株式会社东芝 时钟同步电路
US20030117881A1 (en) * 2001-12-26 2003-06-26 Micron Technology, Inc. Multi-mode synchronouos memory device and method of operating and testing same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6049392B2 (ja) * 1977-09-05 1985-11-01 日本電気株式会社 映像音声間遅延時間差補償方式
US4833695A (en) * 1987-09-08 1989-05-23 Tektronix, Inc. Apparatus for skew compensating signals
JP3550404B2 (ja) * 1992-09-10 2004-08-04 株式会社日立製作所 可変遅延回路及び可変遅延回路を用いたクロック信号供給装置
JPH06188700A (ja) 1992-12-18 1994-07-08 Hitachi Ltd 可変遅延回路の校正方式
US5457719A (en) * 1993-08-11 1995-10-10 Advanced Micro Devices Inc. All digital on-the-fly time delay calibrator
US5796673A (en) * 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US6064707A (en) * 1995-12-22 2000-05-16 Zilog, Inc. Apparatus and method for data synchronizing and tracking
JP3739525B2 (ja) * 1996-12-27 2006-01-25 富士通株式会社 可変遅延回路及び半導体集積回路装置
US5946244A (en) * 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US6173432B1 (en) * 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
JP2970845B2 (ja) * 1997-09-03 1999-11-02 日本電気株式会社 ディジタルｄｌｌ回路
US6101197A (en) * 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
JP3717289B2 (ja) * 1997-10-20 2005-11-16 富士通株式会社 集積回路装置
JP3481148B2 (ja) * 1998-10-15 2003-12-22 富士通株式会社 Ｄｌｌ回路を有する集積回路装置
JP3630291B2 (ja) * 1999-03-01 2005-03-16 シャープ株式会社 タイミング発生回路
US6252443B1 (en) * 1999-04-20 2001-06-26 Infineon Technologies North America, Corp. Delay element using a delay locked loop
US6346839B1 (en) * 2000-04-03 2002-02-12 Mosel Vitelic Inc. Low power consumption integrated circuit delay locked loop and method for controlling the same
US6339354B1 (en) * 2000-04-03 2002-01-15 Mosel Vitelic, Inc. System and method for eliminating pulse width variations in digital delay lines
US6359487B1 (en) * 2000-04-03 2002-03-19 Mosel Vitelic Inc. System and method of compensating for non-linear voltage-to-delay characteristics in a voltage controlled delay line
JP3730496B2 (ja) 2000-09-01 2006-01-05 日本無線株式会社 ディジタル遅延回路
KR100437539B1 (ko) * 2001-06-29 2004-06-26 주식회사 하이닉스반도체 클럭 동기 회로
KR100399941B1 (ko) * 2001-06-30 2003-09-29 주식회사 하이닉스반도체 디디알 에스디램의 레지스터 제어 지연고정루프
KR100422572B1 (ko) * 2001-06-30 2004-03-12 주식회사 하이닉스반도체 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
KR100410555B1 (ko) * 2001-07-18 2003-12-18 삼성전자주식회사 반도체 메모리 장치에 적합한 내부클럭 발생방법 및내부클럭 발생회로
KR100507877B1 (ko) * 2002-03-28 2005-08-18 주식회사 하이닉스반도체 면적 축소용 알디엘엘 회로
KR100505657B1 (ko) 2002-12-10 2005-08-03 삼성전자주식회사 서로 다른 단위 지연 시간을 가지는 지연소자를 구비하는지연 시간 보상 회로
US6836166B2 (en) * 2003-01-08 2004-12-28 Micron Technology, Inc. Method and system for delay control in synchronization circuits
US6839301B2 (en) * 2003-04-28 2005-01-04 Micron Technology, Inc. Method and apparatus for improving stability and lock time for synchronous circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1244071A (zh) * 1998-06-24 2000-02-09 西门子公司 用于一个标准的延迟锁定环的锁定装置
CN1346131A (zh) * 2000-09-28 2002-04-24 株式会社东芝 时钟同步电路
US20030117881A1 (en) * 2001-12-26 2003-06-26 Micron Technology, Inc. Multi-mode synchronouos memory device and method of operating and testing same

Also Published As

Publication number Publication date
JP2010213308A (ja) 2010-09-24
US7109774B2 (en) 2006-09-19
JP2005018739A (ja) 2005-01-20
TWI332317B (en) 2010-10-21
TW200501586A (en) 2005-01-01
KR20050001152A (ko) 2005-01-06
CN1577611A (zh) 2005-02-09
KR100543925B1 (ko) 2006-01-23
US20040263226A1 (en) 2004-12-30

Similar Documents

Publication Publication Date Title
CN100440371C (zh) 延迟锁定回路及使用其闭锁时钟延迟的方法
JP4504581B2 (ja) リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
US6150866A (en) Clock supplying circuit and integrated circuit device using it
US6201423B1 (en) Semiconductor device, semiconductor system, and digital delay circuit
US6292040B1 (en) Internal clock signal generating circuit having function of generating internal clock signals which are multiplication of an external clock signal
US6300807B1 (en) Timing-control circuit device and clock distribution system
US7710171B2 (en) Delayed locked loop circuit
US7423461B2 (en) Phase synchronous circuit
US20040239388A1 (en) Register controlled delay locked loop with low power consumption
US7777542B2 (en) Delay locked loop
KR19990086677A (ko) 클럭보정회로
US7902896B2 (en) Phase mixer with adjustable load-to-drive ratio
CN101222227A (zh) 延时锁定环电路以及从其产生倍频时钟的方法
KR20030091015A (ko) 내부 클럭신호 발생회로 및 방법
CN104426503A (zh) 相位混合电路、以及包括相位混合电路的半导体装置和半导体系统
US8319531B2 (en) Multi-phase clock divider circuit
US6239641B1 (en) Delay locked loop using bidirectional delay
KR20080043562A (ko) Ｄｌｌ 회로 및 그 제어 방법
US7760002B2 (en) Clock generating circuit and clock generating method thereof
US8254188B2 (en) Semiconductor memory device and delay locked loop control method thereof
US8283962B2 (en) Semiconductor device and operation method thereof for generating phase clock signals
KR100325044B1 (ko) 반도체 기억 장치
KR100673678B1 (ko) 데이터 입력 도메인 크로싱 마진을 보장하는 반도체 메모리장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법
US6690214B2 (en) DLL circuit and DLL control method
KR100792379B1 (ko) 여러 주파수의 동작이 가능한 지연고정루프 및지연고정루프의 주파수 분주방법.

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081203

CF01 Termination of patent right due to non-payment of annual fee