JPH06188700A

JPH06188700A - 可変遅延回路の校正方式

Info

Publication number: JPH06188700A
Application number: JP43A
Authority: JP
Inventors: Taku Suga; 卓須賀; Yoshihiko Hayashi; 林　　良彦
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-12-18
Filing date: 1992-12-18
Publication date: 1994-07-08

Abstract

(57)【要約】【目的】タイミング発生器に搭載し遅延時間を高分解能
で可変する可変遅延回路の遅延時間幅を高精度な周波数
シンセサイザの発振周期を基準として校正することによ
り半導体試験装置などの高精度化を実現すること。【構成】周期カウンタ２は基準クロック発生器１の発生
するクロック１０１を計数し、周期信号１０２は、粗遅
延カウンタ１０、２０、および校正対象の可変遅延回路
１２、２２、を通過し、それぞれタイミング信号１１
２、１１３となり位相比較器５で位相比較される。各遅
延回路は、粗遅延レジスタ１１、２１、精遅延レジスタ
１３、２３のデータで制御される。コントローラ６は、
タイミング発生器の制御を行ない、校正された所定の遅
延分解能を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体試験装置等の電
子計測装置に好適なタイミング発生器に関するものであ
る。

【０００２】

【従来の技術】半導体試験装置においては、近年の半導
体集積回路の高速化にともない、時間精度の向上が要求
されている。

【０００３】そして、半導体試験装置の時間精度向上に
は、搭載する可変遅延回路の校正が必須となる。

【０００４】このような可変遅延回路の校正法としては
「プロシーディングオブアイ・イー・イー・イーインタ
ーナショナルテストコンファレンス（１９８８年９月）
第１０８頁から第１１３頁（Ｐｒｏｃ．ＩＥＥＥＩｎ
ｔｌ．，ｐ１０８−１１３，Ｓｅｐ．１９８８）」に記
載されている技術が知られている。

【０００５】以下、この技術を説明する。

【０００６】図１１に、この従来技術に係る半導体試験
装置の構成を示す。

【０００７】図示するように、従来の半導体試験装置
は、試験周期発生回路５０、校正の対象となる可変遅延
回路を搭載したタイミング発生器５１、波形生成回路
８、ドライバ３０、アナログコンパレータ３１、コント
ローラ５２、基準タイミング発生器５３、標準比較器５
４、カウンタ５５、および広帯域選択器５６よりなる。

【０００８】試験周期発生回路５０は、試験を行なう周
期を発生し、タイミング発生器５１の内部の可変遅延回
路によって所望の遅延時間を発生し、波形生成回路１４
とドライバ３０を介して試験波形１３０となる。試験波
形１３０は、アナログコンパレータ３１を介してコント
ローラ５２において被試験素子３２からの応答結果を、
検証する。

【０００９】タイミング発生器５１内部の可変遅延回路
の校正は、タイミング発生器５１によってタイミングを
制御した試験波形１３０と、基準タイミング発生器５３
からの基準タイミング信号１５３とを、標準比較器５４
において比較し、カウンタ５５を用いてその比較結果を
処理することによって行なわれる。試験波形１３０は、
広帯域選択器５６を介して標準比較器５４に供給され
る。可変遅延回路の時間分解能の校正の基準となるの
は、基準タイミング発生器５３内部に用いられる高精度
エアラインである。

【００１０】

【発明が解決しようとする課題】可変遅延回路を構成す
る半導体素子は、製造バラツキ、周囲温度、電源電圧等
の影響を受けやすく、可変遅延回路の時間分解能の校正
は、必須である。しかし、近年の半導体集積回路の多ピ
ン化を考えた場合、前記従来技術に係る半導体試験装置
によれば可変遅延回路の校正に要する時間の増加は避け
られない。

【００１１】また、校正の時間基準に高精度エアライン
などを用いると、装置の大型化を招き、制御に時間がか
かるため校正に要する時間の増大を招く。

【００１２】この傾向は、半導体試験装置を高速化する
に従って顕著となり、高速化を妨げる要因となる。

【００１３】そこで、本発明は、可変遅延回路を高い時
間精度で、小規模の追加回路のみで、高速な校正を可能
にすることにより、半導体試験装置を高速・高精度化、
小形化することを目的とする。

【００１４】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、出力信号の周期を高精度に制御可能な基
準クロック発生器と、所定の繰り返し周期、および粗遅
延時間を、入力する基準クロックより生成する粗タイミ
ング信号生成回路と、タイミング信号の微細な遅延時間
を指定する精遅延レジスタと、前記精遅延レジスタによ
って設定された時間データに従ってタイミング信号を微
細に遅延制御する可変遅延回路と、複数の可変遅延回路
の出力の位相を比較する位相比較器と校正データを格納
するメモリを有することを特徴とするタイミング発生器
を提供する。

【００１５】

【作用】本発明に係る可変遅延回路の校正法によれば、
時間基準は、基準クロックの周期である。基準クロック
は、その周期が水晶発振器と同程度まで高精度に制御可
能な周波数シンセサイザなどで構成可能なため、高い精
度で校正を行なうことができる。

【００１６】また、本発明に係る可変遅延回路の校正法
に必要な位相比較器は、位相の遅れ・進みを判定するだ
けの単純な構成で良いので、小規模回路の追加で良く、
可変遅延回路を搭載する半導体集積回路内部に設けるこ
とが容易となる。これにより、校正対象となる可変遅延
回路の近傍で動作するため、配線による外乱の影響を受
ける事なく校正を行なうことができる。

【００１７】さらに前記位相比較器を可変遅延回路を搭
載する半導体集積回路内部に設ける事により装置の小形
化が可能となる。

【００１８】

【実施例】実施例１以下、本発明に係る可変遅延回路の校正法を示す実施例
１を図１、図２を用いて説明する。図１に本実施例に係
る校正法を適応した可変遅延回路の構成を示す。

【００１９】図示するように、本実施例に係る校正法を
適応した可変遅延回路は、基準クロック１０１を発生す
る基準クロック発生器１、タイミング信号の繰り返し周
期を制御する周期カウンタ２、粗遅延レジスタ１１、２
１、粗遅延カウンタ１０、２０、校正対象の可変遅延回
路１２、可変遅延回路２２、精遅延レジスタ１３、２
３、位相比較回路５、タイミング発生器を制御するコン
トローラ６および校正データを格納するメモリ７よりな
る。図１に示した例は、校正の対象となる可変遅延回路
１２を含む校正対象タイミング発生器３と、校正時に補
助的に動作するタイミング発生器４に分かれている。

【００２０】まず、タイミング発生器３の内部動作を説
明する。周期カウンタ２は、基準クロック１０１を計数
し、基準クロック周期ｔｃの整数倍の周期の周期信号１
０２を発生する。粗遅延カウンタ１０は、周期信号１０
２によって基準クロック１０１を計数開始し、粗遅延レ
ジスタ１１で指定する回数だけ計数した後、粗遅延信号
１１０を出力し、精遅延回路１２を通過した後タイミン
グ信号１１２となり、出力される。精遅延回路１２で
は、精遅延レジスタ１３で指定される微小な時間だけ遅
延時間を制御する。

【００２１】タイミング発生器４の動作も同様に、粗遅
延カウンタ２０は、周期信号１０２によって基準クロッ
ク１０１を計数開始し、粗遅延レジスタ２１で指定する
回数だけ計数した後、粗遅延信号１２０を出力し、精遅
延回路２２を通過した後タイミング信号１２２となり、
出力される。精遅延回路２２では、精遅延レジスタ２３
で指定される微小な時間だけ遅延時間を制御する。

【００２２】図２を用いて、可変遅延回路１２におい
て、遅延時間をΔｔとするための校正の例を説明する。

【００２３】まず、校正対象タイミング発生器３の内部
の粗遅延レジスタ１１には、設定値Ｎを書き込み、もう
一方のタイミング発生器４には、Ｎ−１を書き込んでお
く。図２の例では、周期ｔｒａｔｅ＝４×ｔｃ、Ｎ＝３
である。そして、位相比較器５の出力１０５を観測しつ
つ、タイミング信号１１２とタイミング信号１２２の位
相が一致するように精遅延レジスタ２３の設定データを
増加する。図２（ａ）は、タイミング信号１１２とタイ
ミング信号１２２の位相が一致した状態を示しており、
可変遅延回路２２は、ｔｄ（＝ｔｃ）だけ遅延してい
る。

【００２４】次に、基準クロック周期をΔｔだけ減ずる
と、タイミング信号１１２は、タイミング信号１２２の
位相に対し、Δｔだけ遅れる。ここで再び位相比較器５
の出力１０５を観測しつつ、タイミング信号１１２とタ
イミング信号１２２の位相が一致するように精遅延レジ
スタ２２の設定値を増加する。図２（ｂ）に、タイミン
グ信号１１２とタイミング信号１２２の位相が一致した
状態を示す。ここで遅延設定値１１３は、可変遅延回路
１２の遅延時間をΔｔだけ増加させるための設定値であ
る。

【００２５】また、図１において校正対象タイミング発
生器３と、校正時に補助的に動作するタイミング発生器
４は、全く同一の回路構成であるため、可変遅延回路１
２と、可変遅延回路２２の役割を置き換えても同様の校
正を行なうことができる。すなわち、可変遅延回路１２
を補助遅延回路として用い、可変遅延回路２２を校正す
ることができる。さらに、タイミング発生器が、３つ以
上ある場合でも、位相比較器の入力に選択器を設けるこ
とにより同様の校正を行なうことができる。

【００２６】実施例２以下、本発明に係る可変遅延回路の校正法を示す実施例
２を図３を用いて説明する。

【００２７】図示するように、本実施例に係る校正法を
適応した可変遅延回路は、基準クロック１０１を発生す
る基準クロック発生器１、タイミング信号の繰り返し周
期を制御する周期カウンタ２、粗遅延レジスタ１１、２
１、粗遅延制御用コンパレータ１４、２４、校正対象の
可変遅延回路１２、可変遅延回路２２、精遅延レジスタ
１３、２３、位相比較回路５、タイミング発生器を制御
するコントローラ６および校正データを格納するメモリ
７よりなる。

【００２８】タイミング発生器３の内部動作は、実施例
１とほぼ同様である。まず、周期カウンタ２は、基準ク
ロック１０１を計数し、基準クロック周期ｔｃの整数倍
の周期の周期信号１０２を発生する。粗遅延制御用コン
パレータ１４は、周期信号１０２と、粗遅延レジスタ１
１の出力する粗遅延データ１１１とを比較し、一致した
タイミングで、粗遅延信号１１０を出力する。粗遅延制
御用コンパレータ２４も同様に、周期信号１０２と、粗
遅延レジスタ２１の出力する粗遅延データ１２１とを比
較し、一致したタイミングで、粗遅延信号１２０を出力
する。校正対象の可変遅延回路１２、可変遅延回路２
２、精遅延レジスタ１３、２３、位相比較回路５、コン
トローラ６およびメモリ７の動作は、実施例１と同一で
ある。

【００２９】本実施例による校正の手順は、実施例１と
同様であるため、説明を省略する。

【００３０】実施例１および２で示した本発明による可
変遅延回路の校正方式は、図４に示す構成で一括して示
すことができる。図４の例を構成する要素は、基準クロ
ック発生器１、周期カウンタ２、粗遅延制御回路１５、
校正対象の可変遅延回路１２、可変遅延回路２２、精遅
延レジスタ１３、２３、位相比較回路５、コントローラ
６、および校正データを格納するメモリ７である。動作
原理および構成手順は、上記の説明と同一であるため省
略するが、本発明による可変遅延回路の構成方式は、粗
遅延制御回路において基準クロック１周期分の遅延時間
差を発生する機能と、基準クロック１周期分の遅延時間
を発生する可変遅延回路によって実現される。

【００３１】実施例３以下、本発明に係る半導体試験装置内部の可変遅延回路
の校正法を示す実施例３を図５、図６を用いて説明す
る。

【００３２】図示するように、本実施例に係る校正法を
適応した半導体試験装置は、基準クロック１０１を発生
する基準クロック発生器１、タイミング信号の繰り返し
周期を制御する周期カウンタ２、粗遅延レジスタ１１、
２１、粗遅延制御用コンパレータ１４、２４、校正対象
の可変遅延回路１２、可変遅延回路２２、精遅延レジス
タ１３、２３、試験波形を生成するパターン発生器９、
波形生成回路８、試験波形１３０を被試験素子３２に供
給するドライバ３０、アナログコンパレータ３１、タイ
ミング発生器を制御するコントローラ６および校正デー
タを格納するメモリ７よりなる。

【００３３】タイミング信号１１２およびタイミング信
号１２２を生成する、基準クロック発生器１、周期カウ
ンタ２、粗遅延レジスタ１１、２１、粗遅延制御用コン
パレータ１４、２４、校正対象の可変遅延回路１２、可
変遅延回路２２、精遅延レジスタ１３、２３の動作は、
実施例２と同一であるため省略する。試験波形を生成す
る波形生成回路８は、パターン発生器９から出力された
波形パターンデータ１０９に応じた波形を、タイミング
信号１１２で決定されるタイミングで、発生する。ドラ
イバ３０は、波形生成回路８の出力信号を、試験波形１
３０として出力する。試験波形１３０は、アナログコン
パレータ３１に印加され、タイミング信号１２２で指定
するタイミングで比較信号１３１を出力する。

【００３４】以下、図６を用いて本実施例によって可変
遅延回路１２の分解能をΔｔとするための校正方法を説
明する。

【００３５】まず、タイミング信号１１２のタイミング
でドライバ３０から正パルスが発生する様にパターン発
生器９を設定しておく。そして、校正対象タイミング発
生器３の内部の粗遅延レジスタ１１には、設定値Ｎを書
き込み、もう一方のタイミング発生器４には、Ｎ−１を
書き込んでおく。図６の例では、周期ｔｒａｔｅ＝４×
ｔｃ、Ｎ＝３である。そして、アナログコンパレータ３
１の出力１３１を観測しつつ、精遅延レジスタ２３の設
定データ１２３を増加し、アナログコンパレータ３１の
出力レベルが、０から１に変化する時点の設定データ１
１３を保持する。このとき、試験波形１３０とタイミン
グ信号１２２の位相は、一致した状態となる。図６
（ａ）は、初期状態を示し同図（ｂ）は、試験波形１３
０とタイミング信号１２２の位相が、一致した状態を示
している。

【００３６】次に、基準クロック周期をΔｔだけ減ずる
と、タイミング信号１１２は、タイミング信号１２２の
位相に対し、Δｔだけ遅れる。すると試験波形１３０も
タイミング信号１２２の位相に対し、Δｔだけ遅れるた
めアナログコンパレータ３１の出力１３１は、０とな
る。ここで再び、試験波形１３０とタイミング信号１２
２の位相が一致するように、精遅延レジスタ２２の設定
値を増加する。そして、アナログコンパレータ３１の出
力レベルが、０から１に変化する時点の設定データ１１
３を保持する。ここで、遅延設定値１１３は、可変遅延
回路１２の遅延時間をΔｔだけ増加させるための設定値
となる。

【００３７】実施例４以下、本発明に係る可変遅延回路の校正法を示す実施例
４を図７、図８を用いて説明する。

【００３８】図示するように、本実施例に係る校正法を
適応した可変遅延回路は、基準クロック１０１を発生す
る基準クロック発生器１、タイミング信号の繰り返し周
期を制御する周期カウンタ２、粗遅延レジスタ１１、２
１、粗遅延制御用コンパレータ１４、２４、校正対象の
可変遅延回路１２、可変遅延回路２２、精遅延レジスタ
１３、２３、および位相比較回路５、アップダウンカウ
ンタ４０、データ選択器４１、タイミング発生器を制御
するコントローラ６および校正データを格納するメモリ
７よりなる。図７に示した例は、校正の対象となる可変
遅延回路１２を含む校正対象のタイミング発生器３と、
校正時に補助的に動作するタイミング発生器４に分かれ
ている。

【００３９】タイミング信号１１２およびタイミング信
号１２２を生成する、基準クロック発生器１、周期カウ
ンタ２、粗遅延レジスタ１１、２１、粗遅延制御用コン
パレータ１４、２４、校正対象の可変遅延回路１２、可
変遅延回路２２、精遅延レジスタ１３、２３の動作は、
実施例２と同一であるため省略する。

【００４０】図８を用いて、可変遅延回路１２におい
て、分解能をΔｔとするための校正の例を説明する。ア
ップダウンカウンタ４０は、位相比較器５が、遅れと判
定したときには、アップカウントし、進みと判定したと
きには、ダウンカウントする。

【００４１】まず、校正対象タイミング発生器３の内部
の粗遅延レジスタ１１には、設定値Ｎを書き込み、もう
一方のタイミング発生器４には、Ｎ−１を書き込んでお
き、データ選択器４１は、ａを選択しておく。アップダ
ウンカウンタ４０は、リセットする。図８の例では、周
期ｔｒａｔｅ＝４×ｔｃ、Ｎ＝３である。そして、位相
比較器５の出力１０５を観測しつつ、タイミング信号１
１２とタイミング信号１２２の位相が一致するように精
遅延レジスタ２３の設定データを増加する。図８（ａ）
は、タイミング信号１１２とタイミング信号１２２の位
相が一致した状態を示しており、可変遅延回路２２は、
ｔｄ（＝ｔｃ）だけ遅延している。

【００４２】次に、データ選択器４１でｂ側を選択する
ようにきりかえ、基準クロック周期ｔｃをΔｔだけ減ず
る。するとタイミング信号１１２は、タイミング信号１
２２の位相に対し、Δｔだけ遅れるため、位相比較器５
は、遅れと判定し、アップダウンカウンタ４０は、アッ
プカウントを開始する。アップダウンカウンタ４０の出
力は、データ選択器４１を介して可変遅延回路１２に接
続され、可変遅延回路１２は、遅延時間を増加し続け
る。そして、タイミング信号１１２とタイミング信号１
２２の位相が等しくなると位相比較器５は、同位相と判
定し、アップダウンカウンタ４０の動作を停止する。こ
の時点で、アップダウンカウンタ４０に保持されている
データは、可変遅延回路１２の遅延時間をΔｔだけ増加
させるための設定値である。アップダウンカウンタ４０
のデータをメモリ７に格納する。

【００４３】図８（ｂ）は、可変遅延回路１２の遅延時
間をΔｔだけ増加するための設定値が、“４”であった
場合の例である。

【００４４】図９は、図７における位相比較器５の周辺
を詳細に示した補足図である。位相比較器５は、タイミ
ング信号１２２を基準としたタイミング信号１１２の位
相比較結果を出力する。位相比較結果が、進みであった
場合カウンタ４２がカウントアップし、遅れであった場
合には、カウンタ４３が、カウントアップする。比較器
４５は、カウンタ４２とカウンタ４３の計数結果を比較
することにより位相比較器５が、進みと遅れのどちらを
多く出力したか、を判定する。この判定結果に基づき、
アップダウンカウンタ４０が設定データを増減する。こ
のこようにして、タイミング信号１１２とタイミング信
号１２２の位相が近づいてくると、位相比較器は、さら
に外乱の影響を受けやすくなり、カウンタ４２とカウン
タ４３の計数値も近づいてくる。この位相が近づいた状
態をカウンタ４４で計数し、所定の値以上になったとこ
ろで、位相比較結果は、雑音レベル以下であると判断
し、校正終了信号１４４を出力する。外乱によって位相
比較器が判定誤動作をする可能性がある使用環境では、
以上のような構成によって雑音余裕のある動作が可能と
なる。さらにカウンタの設定値を制御することにより、
装置を使用する雑音環境に応じた雑音対策を行なうこと
が可能である。

【００４５】また、図７において可変遅延回路２２の設
定データ１２３にもデータ選択器４１と同様のデータ選
択器を設ければ、校正対象タイミング発生器３と、校正
時に補助的に動作するタイミング発生器４は、全く同一
の回路校正であるため、可変遅延回路１２と、可変遅延
回路２２の役割を置き換えても同様の校正を行なうこと
ができる。すなわち、可変遅延回路１２を補助遅延回路
として用い、可変遅延回路２２を校正することができ
る。さらに、タイミング発生器が、３つ以上ある場合で
も、位相比較器５の入力に選択器を設けることにより同
様の校正を行なうことができる。

【００４６】実施例５以下、本発明に係る半導体試験装置である実施例５を図
１０を用いて説明する。

【００４７】図示するように、本発明に係る半導体試験
装置は、複数の入出力ピンを持つ被試験素子３２に試験
波形を供給する複数の試験波形生成ユニット３３と基準
クロック発生器１、およびコントローラ６からなる。

【００４８】試験波形生成ユニット３３は、試験の繰り
返し周期を制御する周期カウンタ２、粗遅延レジスタ１
１、２１、粗遅延制御用コンパレータ１４、２４、校正
対象の可変遅延回路１２、可変遅延回路２２、精遅延レ
ジスタ１３、２３、波形生成回路８、パターン発生器
９、ドライバ３０、アナログコンパレータ３１、位相比
較回路５、アップダウンカウンタ４０、データ選択器４
１および校正データを格納するメモリ７よりなる。

【００４９】各部の動作および校正の手順は、実施例４
と同一である。本実施例において特徴的なのは、被試験
素子３２のピンに接続される複数の試験波形生成ユニッ
ト３３は独立であるため、各試験波形生成ユニット３３
に搭載された可変遅延回路１２の校正を全ユニット同時
に行なうことが可能な点である。この特徴により校正に
要する時間を短縮することができる。

【００５０】また、本実施例において位相比較器５の代
わりにアナログコンパレータ３１の出力を用いて位相比
較を行なっても同様の結果が得られる。さらに可変遅延
回路１２と可変遅延回路２２の役割を交替しても同様で
ある。本実施例は、位相比較器５の入力に信号選択器を
設けることにより、試験波形生成ユニット３３内部に３
個以上の可変遅延回路が存在する場合まで拡張が可能で
ある。

【００５１】

【発明の効果】以上の様に本発明によれば、タイミング
発生器に搭載し遅延時間を高分解能で可変する可変遅延
回路の遅延時間分解能を、高精度な基準クロックの発振
周期を基準として校正することにより半導体試験装置な
どの高精度化を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る可変遅延回路の校正法
の説明図である。

【図２】図１の動作を示すタイミングチャートである。

【図３】本発明の一実施例に係る可変遅延回路の校正法
の説明図である。

【図４】本発明の一実施例に係る可変遅延回路の校正法
の説明図である。

【図５】本発明の一実施例に係る半導体試験装置のブロ
ック図である。

【図６】図５の動作を示すタイミングチャートである。

【図７】本発明の一実施例に係る可変遅延回路の校正法
の説明図である。

【図８】図７の動作を示すタイミングチャートである。

【図９】本発明の一実施例に係る可変遅延回路の校正法
の補足説明図である。

【図１０】本発明の一実施例に係る半導体試験装置のブ
ロック図である。

【図１１】従来の半導体試験装置の構成図である。

【符号の説明】

１…基準クロック発生器、２…周期カウンタ、３、５１…校正対象タイミング発生器、４…タイミング発生器、５…位相比較器、６、５２…コントローラ、８…波形生成回路、９…パターン発生器、１０、２０…粗遅延カウンタ、１１、２１…粗遅延レジスタ、１２、２２…可変遅延回路、１３、２３…精遅延レジスタ、１４、２４…粗遅延制御用コンパレータ、１５…粗遅延制御回路、３０…ドライバ、３１…アナログコンパレータ、３２…被試験素子、３３…試験波形生成ユニット、４０…アップダウンカウンタ、４１…データ選択器、４２、４３、４４…カウンタ、４５…比較器、５０…試験周期発生回路、５３…基準タイミング発生器、５４…標準比較器、５５…カウンタ、５６…広帯域選択器。

Claims

【特許請求の範囲】

【請求項１】入力する基準クロックより所定のタイミン
グ信号を生成するタイミング信号発生器において、基準
クロック周期を変化したことによるタイミング信号の位
相変化量を基準として可変遅延回路の正確に遅延時間を
設定することを特徴とした可変遅延回路の校正方式。
【請求項２】請求項１記載の可変遅延回路の校正方式で
あって、校正の対象となる可変遅延回路を搭載する半導
体試験装置において、ドライバ、アナログコンパレータ
を用いて位相変化をとらえ、校正を行なうことを特徴と
した可変遅延回路の校正方式。
【請求項３】請求項１または２記載の可変遅延回路の校
正方式であって、可変遅延回路の制御データを位相比較
結果に従って自動的に制御する機能を備え、校正を自動
的に行なうことを特徴とした可変遅延回路の校正方式。
【請求項４】請求項１、２または３記載の可変遅延回路
の校正方式を適用したことを特徴としたタイミング発生
器。
【請求項５】１チップの半導体集積回路素子に半導体回
路として構成され請求項１、２または３記載の可変遅延
回路の校正方式を適用したことを特徴としたタイミング
発生器。
【請求項６】請求項５のタイミング発生器に基づいて試
験データを被試験素子に出力する試験データ出力手段
と、前記タイミング信号に基づいて被試験素子からの前
記試験データに対する応答データを検証する応答データ
検証手段を有することを特徴とした半導体試験装置。