JP2002528726A - 自動試験装置用遠隔試験モジュール - Google Patents
自動試験装置用遠隔試験モジュールInfo
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- 238000012360 testing method Methods 0.000 title claims abstract description 241
- 230000003750 conditioning effect Effects 0.000 claims abstract description 7
- 230000008878 coupling Effects 0.000 claims abstract description 6
- 238000010168 coupling process Methods 0.000 claims abstract description 6
- 238000005859 coupling reaction Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 16
- 230000001143 conditioned effect Effects 0.000 claims 2
- 238000012937 correction Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000013598 vector Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012029 structural testing Methods 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
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Abstract
(57)【要約】
テスタインタフェースと、被試験デバイスに接続された複数の特化されたピンとの間に複数の試験チャネルを選択的にインタフェースする遠隔試験モジュールが開示される。テスタインタフェースは、所定の試験信号を生成する試験コントローラに結合される。遠隔試験モジュールは、前記所定の試験信号をモジュール試験試験信号に変更し、そのモジュール試験信号を被試験デバイスの特化されたピンおよび接続装置に加えるための、試験コントローラに応答する信号調整装置を含む。接続装置は、テスタインタフェースと特化されたピンの間に信号調整装置を結合するための複数の導電性経路を有する。
Description
【０００１】発明の分野 本発明は、一般的には集積回路を試験するための自動試験（テスト）装置に関
し、より詳細には、被試験デバイスの特化されたピンとのインタフェースをとる
ために自動試験装置で使用するための遠隔試験モジュールに関する。発明の背景 半導体装置産業は、電子製品に対する止まることのない需要を満足させさせる
ために、より小型でより高速な集積回路を製造するように絶え間なく懸命に努力
している。信頼性の高いＩＣによってこの需要にタイムリーに応じるために、デ
バイス製造者は各デバイスの完全性および動作可能性を検証することを余儀なく
される。したがって、ＩＣの成功した製造に含まれたクリティカルなプロセスは
、各ＩＣデバイスの機能的および構造的試験と関連がある。
し、より詳細には、被試験デバイスの特化されたピンとのインタフェースをとる
ために自動試験装置で使用するための遠隔試験モジュールに関する。発明の背景 半導体装置産業は、電子製品に対する止まることのない需要を満足させさせる
ために、より小型でより高速な集積回路を製造するように絶え間なく懸命に努力
している。信頼性の高いＩＣによってこの需要にタイムリーに応じるために、デ
バイス製造者は各デバイスの完全性および動作可能性を検証することを余儀なく
される。したがって、ＩＣの成功した製造に含まれたクリティカルなプロセスは
、各ＩＣデバイスの機能的および構造的試験と関連がある。
【０００２】 個々のＩＣの機能的および構造的な試験を行うために、当業者は自動試験装置
を使用することが多い。通常「テスタ」と呼ばれる装置は、正確にタイミングを
取られた信号パターンまたはベクトルを被試験デバイス（ＤＵＴ：ｄｅｖｉｃｅ
−ｕｎｄｅｒ−ｔｅｓｔ）の入力ピンに加え、一方で、ＤＵＴの出力ピンから出
力信号を捕捉する（取り込む）。出力信号をメモリに常駐する期待されるパラメ
ータと比較して、ＩＣに機能的または構造的な欠陥があるかどうかを決定する。
を使用することが多い。通常「テスタ」と呼ばれる装置は、正確にタイミングを
取られた信号パターンまたはベクトルを被試験デバイス（ＤＵＴ：ｄｅｖｉｃｅ
−ｕｎｄｅｒ−ｔｅｓｔ）の入力ピンに加え、一方で、ＤＵＴの出力ピンから出
力信号を捕捉する（取り込む）。出力信号をメモリに常駐する期待されるパラメ
ータと比較して、ＩＣに機能的または構造的な欠陥があるかどうかを決定する。
【０００３】 従来のテスタは、一般に、コンピュータで駆動（ドライブ）される試験コント
ローラを含み、その試験コントローラがテスタインタフェースまたは試験ヘッド
に指令を発する。試験ヘッドはピン電子回路を含み、そのピン電子回路が試験パ
ターンまたはベクトルを生成し、ＤＵＴの個々の入力ピンおよび出力ピンに結合
された複数の信号チャネルを通して送る。ＤＵＴとの物理的インタフェースをと
るために、テスタインタフェースはコンタクトまたはポゴ（ｐｏｇｏ）の配列を
含み、そのコンタクトがデバイスインタフェース基板（ＤＩＢ）の接触コンタク
トに結合する。ＤＵＴは、ＤＩＢに取り付けられたソケットに実装される。
ローラを含み、その試験コントローラがテスタインタフェースまたは試験ヘッド
に指令を発する。試験ヘッドはピン電子回路を含み、そのピン電子回路が試験パ
ターンまたはベクトルを生成し、ＤＵＴの個々の入力ピンおよび出力ピンに結合
された複数の信号チャネルを通して送る。ＤＵＴとの物理的インタフェースをと
るために、テスタインタフェースはコンタクトまたはポゴ（ｐｏｇｏ）の配列を
含み、そのコンタクトがデバイスインタフェース基板（ＤＩＢ）の接触コンタク
トに結合する。ＤＵＴは、ＤＩＢに取り付けられたソケットに実装される。
【０００４】 従来のテスタは、意図された用途に対しては満足に動作するが、ＩＣ技術の進
歩は、テスタ技術の進歩の先を行く傾向がある。例えば、ＶＬＳＩマイクロプロ
セッサの動向は、高速３０チャネルＲａｍｂｕｓ（ラムバス）インタフェースを
実現することを含む。そのようなインタフェースを介して信号をドライブするた
めに必要な高周波パターンのために（ほぼ１ギガヘルツ）、従来のテスタには、
約５０ピコ秒の要求されるタイミング精度を達成するという困難さがある。この
特定の例で、不精密のいくつかはインピーダンス不整合に起因しており、そのイ
ンピーダンス不整合は、ＤＵＴにドライブされるまたはＤＵＴから受け取られる
パルス幅が、テスタ駆動／比較ノードからＤＵＴピンへのラウンドトリップ（往
復）遅延（ＲＴＤ）よりも小さい時に生じる。
歩は、テスタ技術の進歩の先を行く傾向がある。例えば、ＶＬＳＩマイクロプロ
セッサの動向は、高速３０チャネルＲａｍｂｕｓ（ラムバス）インタフェースを
実現することを含む。そのようなインタフェースを介して信号をドライブするた
めに必要な高周波パターンのために（ほぼ１ギガヘルツ）、従来のテスタには、
約５０ピコ秒の要求されるタイミング精度を達成するという困難さがある。この
特定の例で、不精密のいくつかはインピーダンス不整合に起因しており、そのイ
ンピーダンス不整合は、ＤＵＴにドライブされるまたはＤＵＴから受け取られる
パルス幅が、テスタ駆動／比較ノードからＤＵＴピンへのラウンドトリップ（往
復）遅延（ＲＴＤ）よりも小さい時に生じる。
【０００５】 同様な問題は、予期しないほどに高いか低い電圧レベルおよび相対的に速いか
遅いパターン立上り時間のような、他の特化されたＤＵＴピンに起因する。この
ようにして、主要な問題には、従来のテスタが経済的で実際的なやり方で特定の
ＤＵＴピンに適応することができないことが含まれる。
遅いパターン立上り時間のような、他の特化されたＤＵＴピンに起因する。この
ようにして、主要な問題には、従来のテスタが経済的で実際的なやり方で特定の
ＤＵＴピンに適応することができないことが含まれる。
【０００６】 変更されたＤＵＴに従来のテスタを適応させる１つの従来のコスト高な方法に
、ＤＵＴを実装するデバイスインタフェース基板を特注（カスタマイズ）するこ
とがある。通常「ロード基板（ｌｏａｄｂｏａｒｄ）」と呼ばれる専用ＤＩＢは
特別な回路を使用し、その特別な回路は、ＤＩＢに永久的に固定され、特定のＤ
ＵＴピンのテスタとのインタフェースをとるようにユーザによって制御される。
この解決法によって従来のテスタでＤＵＴを試験することは可能になるが、ＤＩ
Ｂの面積に対する制限により、実装することができるカスタム（特注）回路の量
が限定される。従って、少数の特化されたＤＵＴピンだけが、ロード基板法でサ
ポートされる可能性がある。さらに、ＤＩＢは通常ユーザが製作し管理するので
、ロード基板上のカスタム回路とテスタの間の較正が問題になってくる。
、ＤＵＴを実装するデバイスインタフェース基板を特注（カスタマイズ）するこ
とがある。通常「ロード基板（ｌｏａｄｂｏａｒｄ）」と呼ばれる専用ＤＩＢは
特別な回路を使用し、その特別な回路は、ＤＩＢに永久的に固定され、特定のＤ
ＵＴピンのテスタとのインタフェースをとるようにユーザによって制御される。
この解決法によって従来のテスタでＤＵＴを試験することは可能になるが、ＤＩ
Ｂの面積に対する制限により、実装することができるカスタム（特注）回路の量
が限定される。従って、少数の特化されたＤＵＴピンだけが、ロード基板法でサ
ポートされる可能性がある。さらに、ＤＩＢは通常ユーザが製作し管理するので
、ロード基板上のカスタム回路とテスタの間の較正が問題になってくる。
【０００７】 したがって、それぞれのＤＩＢを専用化するという負担なしに、ＤＵＴの特化
されたピンを選択的に試験する能力を有するテスタが必要とされている。さらに
、様々な特化された試験要求を有する多数のＤＵＴにテスタを適応させる遠隔試
験モジュールが必要とされている。本発明の遠隔試験モジュールはこれらの要求
を満たすものである。発明の概要 本発明の遠隔試験モジュールは、テスタの有用さをその最初に設計された目的
を超えて拡張し、さらに通常予期されるピンに加えて特化されたピンを有するＤ
ＵＴを試験するようにテスタを適応させる好都合なインタフェースを提供する。
本発明によって、ユーザは、ＤＩＢを特注することまたは特別な特化されたテス
タを購入することに関連した不要なコストを避けることができるようになる。さ
らに、本発明はテスタを用いて実施されるので、較正およびデバッギングの時間
が相当に少なくなる。
されたピンを選択的に試験する能力を有するテスタが必要とされている。さらに
、様々な特化された試験要求を有する多数のＤＵＴにテスタを適応させる遠隔試
験モジュールが必要とされている。本発明の遠隔試験モジュールはこれらの要求
を満たすものである。発明の概要 本発明の遠隔試験モジュールは、テスタの有用さをその最初に設計された目的
を超えて拡張し、さらに通常予期されるピンに加えて特化されたピンを有するＤ
ＵＴを試験するようにテスタを適応させる好都合なインタフェースを提供する。
本発明によって、ユーザは、ＤＩＢを特注することまたは特別な特化されたテス
タを購入することに関連した不要なコストを避けることができるようになる。さ
らに、本発明はテスタを用いて実施されるので、較正およびデバッギングの時間
が相当に少なくなる。
【０００８】 前述の利点を実現するために、本発明は、一実施形態において、テスタインタ
フェースと被試験デバイスに接続された複数の特化されたピンとの間の複数の試
験チャネルを選択的にインタフェースするための遠隔試験モジュールを備える。
テスタインタフェースは、所定の試験信号を生成するための試験コントローラに
結合される。遠隔試験モジュールは、試験コントローラに応答して、所定の試験
信号をモジュール試験信号に変更し、そのモジュール試験信号を被試験デバイス
の特化されたピンおよび接続装置に加えるための信号調整装置を含む。接続装置
は、テスタインタフェースと特化されたピンの間に試験調整装置を結合するため
の複数の導電性経路を有する。
フェースと被試験デバイスに接続された複数の特化されたピンとの間の複数の試
験チャネルを選択的にインタフェースするための遠隔試験モジュールを備える。
テスタインタフェースは、所定の試験信号を生成するための試験コントローラに
結合される。遠隔試験モジュールは、試験コントローラに応答して、所定の試験
信号をモジュール試験信号に変更し、そのモジュール試験信号を被試験デバイス
の特化されたピンおよび接続装置に加えるための信号調整装置を含む。接続装置
は、テスタインタフェースと特化されたピンの間に試験調整装置を結合するため
の複数の導電性経路を有する。
【０００９】 他の形態において、本発明は、デバイスインタフェース基板に結合し、さらに
被試験デバイスとやりとりする試験信号を受け取るための自動試験装置を備える
。被試験デバイスは、デバイスインタフェース基板に取り付けられ、特化された
試験ピンを含む。自動試験装置は、複数のマスタ試験信号を格納するように構成
された主メモリを有する試験コントローラおよびテスタインタフェースを含む。
テスタインタフェースは、多数のマスタ試験信号をデバイスインタフェース基板
に送るための試験コントローラに接続される。遠隔試験モジュールは、テスタイ
ンタフェースの特化された試験ピンとのインタフェースをとり、試験コントロー
ラに応答して複数のモジュール試験信号をデバイスインタフェース基板および接
続装置に加えるための信号調整装置を含む。接続装置は、特化されたチャネルを
信号調整装置に結合しさらにデバイスインタフェース基板に接続するための複数
の導電性経路を有する。
被試験デバイスとやりとりする試験信号を受け取るための自動試験装置を備える
。被試験デバイスは、デバイスインタフェース基板に取り付けられ、特化された
試験ピンを含む。自動試験装置は、複数のマスタ試験信号を格納するように構成
された主メモリを有する試験コントローラおよびテスタインタフェースを含む。
テスタインタフェースは、多数のマスタ試験信号をデバイスインタフェース基板
に送るための試験コントローラに接続される。遠隔試験モジュールは、テスタイ
ンタフェースの特化された試験ピンとのインタフェースをとり、試験コントロー
ラに応答して複数のモジュール試験信号をデバイスインタフェース基板および接
続装置に加えるための信号調整装置を含む。接続装置は、特化されたチャネルを
信号調整装置に結合しさらにデバイスインタフェース基板に接続するための複数
の導電性経路を有する。
【００１０】 さらに他の形態において、本発明は、自動試験装置をデバイスインタフェース
基板に適応させる方法を含む。デバイスインタフェース基板は、被試験デバイス
を実装する。被試験デバイスは、特化された試験信号を受け取るための特化され
たピンを含む。本方法は、試験コントローラから試験信号を受け取り、さらにそ
の信号を特化された信号に変更するための信号調整装置を有する遠隔試験モジュ
ールを最初に選択し、さらに遠隔試験モジュールをテスタインタフェースとデバ
イスインタフェース基板の間に置いて特化された信号を特化されたピンに加える
ステップを含む。
基板に適応させる方法を含む。デバイスインタフェース基板は、被試験デバイス
を実装する。被試験デバイスは、特化された試験信号を受け取るための特化され
たピンを含む。本方法は、試験コントローラから試験信号を受け取り、さらにそ
の信号を特化された信号に変更するための信号調整装置を有する遠隔試験モジュ
ールを最初に選択し、さらに遠隔試験モジュールをテスタインタフェースとデバ
イスインタフェース基板の間に置いて特化された信号を特化されたピンに加える
ステップを含む。
【００１１】 本発明の他の形態は、試験コントローラで制御される高周波信号のタイミング
誤差を最小限にする方法を含む。信号は、所定の最小パルス幅のパルスで構成さ
れ、被試験デバイスの複数の特化されたピンに加えられる。被試験デバイスは、
デバイスインタフェース基板に配置される。本方法は、試験コントローラで生成
された試験信号の周波数を逓倍するための信号調整装置を有する遠隔試験モジュ
ールを最初に選択し、遠隔試験モジュールを被試験デバイスの近くに位置付け、
さらに、特化された被試験デバイスピンの遠隔試験モジュールチャネルとのイン
タフェースをとって、ラウンドトリップ遅延時間を所定のパルス幅よりも小さく
設定するステップを含む。
誤差を最小限にする方法を含む。信号は、所定の最小パルス幅のパルスで構成さ
れ、被試験デバイスの複数の特化されたピンに加えられる。被試験デバイスは、
デバイスインタフェース基板に配置される。本方法は、試験コントローラで生成
された試験信号の周波数を逓倍するための信号調整装置を有する遠隔試験モジュ
ールを最初に選択し、遠隔試験モジュールを被試験デバイスの近くに位置付け、
さらに、特化された被試験デバイスピンの遠隔試験モジュールチャネルとのイン
タフェースをとって、ラウンドトリップ遅延時間を所定のパルス幅よりも小さく
設定するステップを含む。
【００１２】 本発明の他の特徴および利点は、添付の図面を参照する以下の詳細な説明から
明らかになるであろう。発明の詳細な説明 半導体デバイス製造者は、一般に、使用可能性（ｏｐｅｒａｂｉｌｉｔｙ）を
検証するために、全ての個々の集積回路（ＩＣ）が厳格な機能試験を受けること
を要求する。試験は、通常、ウェーハレベルでの一括試験および最終パッケージ
レベルでの個々の試験を含んだ、製造の様々な段階で行われる。
明らかになるであろう。発明の詳細な説明 半導体デバイス製造者は、一般に、使用可能性（ｏｐｅｒａｂｉｌｉｔｙ）を
検証するために、全ての個々の集積回路（ＩＣ）が厳格な機能試験を受けること
を要求する。試験は、通常、ウェーハレベルでの一括試験および最終パッケージ
レベルでの個々の試験を含んだ、製造の様々な段階で行われる。
【００１３】 ここで図１を参照して、個々のパッケージされたデバイスを試験するために、
デバイス製造者は、一般に、被試験デバイス（ＤＵＴ）１２を実装するためのデ
バイスインタフェース基板（ＤＩＢ）１０を組み立てる。ＤＩＢは、通常、ユー
ザによって管理され、ＤＵＴを試験するために使用される自動試験装置（「テス
タ」）２０（図２）とのインタフェースを物理的にとるためのコンタクト１４を
含む。いくつかの環境では、ＤＵＴは、３０チャネル高速ラムバス（Ｒａｍｂｕ
ｓ）インタフェース１６のような回路を含み、その回路は、複数の特化されたＤ
ＵＴチャネルまたはピン１８用の特化された試験パラメータを必要とする。
デバイス製造者は、一般に、被試験デバイス（ＤＵＴ）１２を実装するためのデ
バイスインタフェース基板（ＤＩＢ）１０を組み立てる。ＤＩＢは、通常、ユー
ザによって管理され、ＤＵＴを試験するために使用される自動試験装置（「テス
タ」）２０（図２）とのインタフェースを物理的にとるためのコンタクト１４を
含む。いくつかの環境では、ＤＵＴは、３０チャネル高速ラムバス（Ｒａｍｂｕ
ｓ）インタフェース１６のような回路を含み、その回路は、複数の特化されたＤ
ＵＴチャネルまたはピン１８用の特化された試験パラメータを必要とする。
【００１４】 ここで図２を参照して、本発明の一実施形態に従ったテスタは、一般的に２０
で示され、試験コントローラ２２および多数のＤＩＢコンタクト１４（図１）に
結合するテスタインタフェース４０を含む。論理デバイスおよび／またはメモリ
デバイスの両方を試験するテスタは、本発明の譲受人に譲渡された米国特許第５
，５２８，１３６号および５，７９４，１７５号により完全に記載されている。
それらの特許の開示は、この引用により本明細書に援用される。遠隔試験モジュ
ール５０は、所定の試験チャネルをテスタインタフェースから特化されたＤＵＴ
ピン１８（図１）に選択的に結合させて、ユーザ管理ＤＩＢ１０を特注すること
を必要としないで、テスタを特化された試験用途に適応させる。
で示され、試験コントローラ２２および多数のＤＩＢコンタクト１４（図１）に
結合するテスタインタフェース４０を含む。論理デバイスおよび／またはメモリ
デバイスの両方を試験するテスタは、本発明の譲受人に譲渡された米国特許第５
，５２８，１３６号および５，７９４，１７５号により完全に記載されている。
それらの特許の開示は、この引用により本明細書に援用される。遠隔試験モジュ
ール５０は、所定の試験チャネルをテスタインタフェースから特化されたＤＵＴ
ピン１８（図１）に選択的に結合させて、ユーザ管理ＤＩＢ１０を特注すること
を必要としないで、テスタを特化された試験用途に適応させる。
【００１５】 図２および３を参照して、試験コントローラ２２は、一般に、ユーザと通信し
、ユーザ試験プログラムを実行させるコンピュータを含む。コンピュータは、Ｄ
ＵＴをシミュレートしさらに応答してＤＵＴが何を出力するかを検証するための
波形を生成する試験信号発生器３１を制御する。さらに図２および３を参照して
、テスタインタフェース４０は、一般に、試験コントローラ２２からの指令およ
びデータに応答して、ＤＵＴ１２に対して信号波形を生成しドライブするピン電
子回路３０を含む。波形は、それぞれの入力／出力（Ｉ／Ｏ）コンタクト端子配
列またはポゴ配列３２で終端する複数のチャネルまたは信号経路に沿って伝播す
る。各端子は、ＤＩＢ１０の対応するコンタクトに物理的に結合するように構成
されている。
、ユーザ試験プログラムを実行させるコンピュータを含む。コンピュータは、Ｄ
ＵＴをシミュレートしさらに応答してＤＵＴが何を出力するかを検証するための
波形を生成する試験信号発生器３１を制御する。さらに図２および３を参照して
、テスタインタフェース４０は、一般に、試験コントローラ２２からの指令およ
びデータに応答して、ＤＵＴ１２に対して信号波形を生成しドライブするピン電
子回路３０を含む。波形は、それぞれの入力／出力（Ｉ／Ｏ）コンタクト端子配
列またはポゴ配列３２で終端する複数のチャネルまたは信号経路に沿って伝播す
る。各端子は、ＤＩＢ１０の対応するコンタクトに物理的に結合するように構成
されている。
【００１６】 ここで図４を参照すると、遠隔試験モジュール５０の好ましい詳細な回路は、
試験コントローラ２２からのそれぞれ入力および試験コントローラ２２へのそれ
ぞれの出力を備える複数のノード６２を含む。クロックノード６３は、それぞれ
のクロック信号をそれぞれのテスタチャネルからクロック信号調整装置（コンデ
ィショナ）６４に供給する。クロック信号調整装置は、後でタイミング制御ユニ
ット６６の入力に加えるためにクロック信号を変更する位相ロック発振器または
フィルタ６４を備えることが好ましい。タイミング制御ユニットは、用途特定集
積回路（ＡＳＩＣ）の形態を取るのが好ましく、ＤＩＢデータバスノード７０か
らデータを受け取るためのレジスタ６８を含む。較正ＲＡＭ７２は、レジスタ６
８の出力に結合され、さらにノード６７を介してテスタに結合されて、関連した
データおよび時間集合情報を受け取る。移相器７４のグループが、較正されたク
ロック信号を維持するために発振器６４および較正ＲＡＭ７２から情報を受け取
る。較正ＲＡＭおよび移相器は、遠隔ピン電子回路インタフェース９０に情報を
供給して、そのインタフェースを較正された正確な状態に維持する。
試験コントローラ２２からのそれぞれ入力および試験コントローラ２２へのそれ
ぞれの出力を備える複数のノード６２を含む。クロックノード６３は、それぞれ
のクロック信号をそれぞれのテスタチャネルからクロック信号調整装置（コンデ
ィショナ）６４に供給する。クロック信号調整装置は、後でタイミング制御ユニ
ット６６の入力に加えるためにクロック信号を変更する位相ロック発振器または
フィルタ６４を備えることが好ましい。タイミング制御ユニットは、用途特定集
積回路（ＡＳＩＣ）の形態を取るのが好ましく、ＤＩＢデータバスノード７０か
らデータを受け取るためのレジスタ６８を含む。較正ＲＡＭ７２は、レジスタ６
８の出力に結合され、さらにノード６７を介してテスタに結合されて、関連した
データおよび時間集合情報を受け取る。移相器７４のグループが、較正されたク
ロック信号を維持するために発振器６４および較正ＲＡＭ７２から情報を受け取
る。較正ＲＡＭおよび移相器は、遠隔ピン電子回路インタフェース９０に情報を
供給して、そのインタフェースを較正された正確な状態に維持する。
【００１７】 遠隔ピン電子回路インタフェース９０は、それぞれの駆動（ドライブ）部分、
比較部分および直流（ＤＣ）試験部分１００、１０２および１０４を含み、それ
ぞれ、局部的再クロック動作ドライブ信号を監視制御し、局部的ストローブ比較
を監視制御し、および直流スイッチング（切り換え）機能を行う。駆動部分は、
テスタで最初に生成された再クロック動作信号をＤＵＴに加えるための複数のド
ライバ９１を備える。ドライバは、クロック信号調整装置６４に結合されマルチ
プレクサ８４で供給される信号に応答するフリップフロップ９４によってクロッ
ク動作する。単一クロック源で複数のドライバを再クロック動作させることで、
ＤＵＴに加えるためのより正確な試験信号の集合が得られる。
比較部分および直流（ＤＣ）試験部分１００、１０２および１０４を含み、それ
ぞれ、局部的再クロック動作ドライブ信号を監視制御し、局部的ストローブ比較
を監視制御し、および直流スイッチング（切り換え）機能を行う。駆動部分は、
テスタで最初に生成された再クロック動作信号をＤＵＴに加えるための複数のド
ライバ９１を備える。ドライバは、クロック信号調整装置６４に結合されマルチ
プレクサ８４で供給される信号に応答するフリップフロップ９４によってクロッ
ク動作する。単一クロック源で複数のドライバを再クロック動作させることで、
ＤＵＴに加えるためのより正確な試験信号の集合が得られる。
【００１８】 遠隔ピン電子回路インタフェース９０の比較部分１０２は、ＤＵＴ出力に結合
された入力を有する複数の比較器（コンパレータ）９２を含む。比較器は、予期
されたＤＵＴ出力と実際のＤＵＴ出力の比較を行って、特定のＤＵＴピンが合格
か不合格かを決定する。比較器出力は、クロック信号調整装置７４に応答する複
数のフリップフロップ９３を通って供給されて比較器出力を再クロック動作させ
る。フリップフロップからの再クロック動作出力は、オプションの多重化／逆多
重化（マルチプレックス／デマルチプレックス）プロセッサ７８に供給される。
された入力を有する複数の比較器（コンパレータ）９２を含む。比較器は、予期
されたＤＵＴ出力と実際のＤＵＴ出力の比較を行って、特定のＤＵＴピンが合格
か不合格かを決定する。比較器出力は、クロック信号調整装置７４に応答する複
数のフリップフロップ９３を通って供給されて比較器出力を再クロック動作させ
る。フリップフロップからの再クロック動作出力は、オプションの多重化／逆多
重化（マルチプレックス／デマルチプレックス）プロセッサ７８に供給される。
【００１９】 直流パラメータ試験を行うために、遠隔ピン電子回路インタフェース９０の直
流試験部分はスイッチング（切り換え）装置を含み、ＤＵＴから交流試験構成要
素を切り離し、一方で同時に直流試験バス７５をＤＵＴに結合する。直流試験バ
スは、切換え装置を通してフォース（強制）線路ＦＯＲＣＥに沿って直流強制信
号を送り、センス線路ＳＥＮＣＥを通してＤＵＴ応答信号を受け取る。直流試験
バスは、感知された信号を評価するパラメトリック測定ユニットＰＭＵ（図示さ
れない）に接続する。
流試験部分はスイッチング（切り換え）装置を含み、ＤＵＴから交流試験構成要
素を切り離し、一方で同時に直流試験バス７５をＤＵＴに結合する。直流試験バ
スは、切換え装置を通してフォース（強制）線路ＦＯＲＣＥに沿って直流強制信
号を送り、センス線路ＳＥＮＣＥを通してＤＵＴ応答信号を受け取る。直流試験
バスは、感知された信号を評価するパラメトリック測定ユニットＰＭＵ（図示さ
れない）に接続する。
【００２０】 オプションの多重化／逆多重化プロセッサ７８は、タイミング制御ユニット６
６および遠隔ピン電子回路インタフェース９０の両方に結合され、ノード６９お
よび７１を介して試験コントローラ２２から試験信号を受け取る。ＤＵＴ１２か
ら取り込まれた出力信号は、ノード７３を介して試験コントローラに供給される
。例えば、ノード６９で、テスタチャネル０〜３はシーケンサ８２に結合され、
そのシーケンサは試験コントローラからのコンフィギュレーション（構成）指令
に応答してプロセッサ７８内の多重化および逆多重化を制御する。シーケンサは
、試験ベクトル信号の実際の多重化を実行するマルチプレクサ８４をドライブす
る。
６および遠隔ピン電子回路インタフェース９０の両方に結合され、ノード６９お
よび７１を介して試験コントローラ２２から試験信号を受け取る。ＤＵＴ１２か
ら取り込まれた出力信号は、ノード７３を介して試験コントローラに供給される
。例えば、ノード６９で、テスタチャネル０〜３はシーケンサ８２に結合され、
そのシーケンサは試験コントローラからのコンフィギュレーション（構成）指令
に応答してプロセッサ７８内の多重化および逆多重化を制御する。シーケンサは
、試験ベクトル信号の実際の多重化を実行するマルチプレクサ８４をドライブす
る。
【００２１】 例えば、所望の試験速度が８００ＭＨｚであり、試験コントローラ２２が１０
０ＭＨｚの速度で試験信号を送ることができるに過ぎない場合、シーケンサ８２
は、試験コントローラからの８本のライン（線路）を多重化してＤＵＴ１２への
複数のチャネルに沿ってデータをドライブするように命令される。これは、マル
チプレクサ８４を８：１の比に構成するようにシーケンサを設定することで達成
される。その時、試験信号がマルチプレクサに送られる時に、ＤＵＴインタフェ
ース７６に出力されるインタリーブされた試験信号は８００ＭＨｚである。遠隔
ピン電子回路９０の駆動部分１００は、タイミング制御ユニット６６からの較正
されたクロックおよび電圧レベル情報に基づいて、これらの試験信号をＤＵＴに
加える。その結果は、ＤＵＴに対する、適切にタイミングを取られた高速試験信
号シーケンスとなる。
０ＭＨｚの速度で試験信号を送ることができるに過ぎない場合、シーケンサ８２
は、試験コントローラからの８本のライン（線路）を多重化してＤＵＴ１２への
複数のチャネルに沿ってデータをドライブするように命令される。これは、マル
チプレクサ８４を８：１の比に構成するようにシーケンサを設定することで達成
される。その時、試験信号がマルチプレクサに送られる時に、ＤＵＴインタフェ
ース７６に出力されるインタリーブされた試験信号は８００ＭＨｚである。遠隔
ピン電子回路９０の駆動部分１００は、タイミング制御ユニット６６からの較正
されたクロックおよび電圧レベル情報に基づいて、これらの試験信号をＤＵＴに
加える。その結果は、ＤＵＴに対する、適切にタイミングを取られた高速試験信
号シーケンスとなる。
【００２２】 さらに、遠隔試験モジュール５０はＤＵＴ１２から出力信号を取り込む。これ
らの信号は、遠隔ピン電子回路９０の比較部分を経由して受け取られ、同期を取
られている。ＤＵＴ出力をサンプリングする特殊なサンプル時間、または特殊な
サンプルシーケンスがある場合、シーケンサ８２は、複数のフリップフロップ８
６を設定するようにプログラムされて、特殊な時間またはシーケンスで信号を取
り込むようにすることが可能である。さらに、ＤＵＴ出力はまた試験コントロー
ラに対して速すぎ、信号速度を下げてから、信号を複数の試験コントローラ端子
に送るためにフリップフロップで実行されるデマルチプレックスステップを必要
とする可能性がある。例えば、ＤＵＴデータ速度が８００ＭＨｚであり試験コン
トローラデータ速度が１００ＭＨｚである場合、デマルチプレックス比は１：８
である。
らの信号は、遠隔ピン電子回路９０の比較部分を経由して受け取られ、同期を取
られている。ＤＵＴ出力をサンプリングする特殊なサンプル時間、または特殊な
サンプルシーケンスがある場合、シーケンサ８２は、複数のフリップフロップ８
６を設定するようにプログラムされて、特殊な時間またはシーケンスで信号を取
り込むようにすることが可能である。さらに、ＤＵＴ出力はまた試験コントロー
ラに対して速すぎ、信号速度を下げてから、信号を複数の試験コントローラ端子
に送るためにフリップフロップで実行されるデマルチプレックスステップを必要
とする可能性がある。例えば、ＤＵＴデータ速度が８００ＭＨｚであり試験コン
トローラデータ速度が１００ＭＨｚである場合、デマルチプレックス比は１：８
である。
【００２３】 前述した実施形態のいずれにおいても、試験コントローラ２２は、遠隔試験モ
ジュール５０がＤＵＴを試験している間に、同時にＤＵＴ１２を試験することが
できる。この同時試験の構成は、低速と高速の両方の試験要求を有するＤＵＴを
試験する最良の方法である。例えば、試験コントローラは、比較的低速に関係の
あるＤＵＴの態様を試験することができ、遠隔試験モジュールは、比較的高速に
関係のあるＤＵＴの態様を試験することができる。多くの電子デバイスでは、零
入力（ｑｕｉｅｓｃｅｎｔ）電流ＩＤＤＱのような、電力消費が問題であり、こ
れは試験コントローラで試験することができる。しかし、データ入力および出力
速度のような他の態様は高速試験を必要とし、これらの特徴は遠隔試験モジュー
ルで試験することができる。
ジュール５０がＤＵＴを試験している間に、同時にＤＵＴ１２を試験することが
できる。この同時試験の構成は、低速と高速の両方の試験要求を有するＤＵＴを
試験する最良の方法である。例えば、試験コントローラは、比較的低速に関係の
あるＤＵＴの態様を試験することができ、遠隔試験モジュールは、比較的高速に
関係のあるＤＵＴの態様を試験することができる。多くの電子デバイスでは、零
入力（ｑｕｉｅｓｃｅｎｔ）電流ＩＤＤＱのような、電力消費が問題であり、こ
れは試験コントローラで試験することができる。しかし、データ入力および出力
速度のような他の態様は高速試験を必要とし、これらの特徴は遠隔試験モジュー
ルで試験することができる。
【００２４】 本発明の一態様では、遠隔試験モジュール５０は、テスタインタフェースコン
タクト４２とＤＩＢコンタクト１４（図２）の間に容易に挿入したり取り外した
りすることができる取り外し可能なユニットを備える。遠隔試験モジュールは、
ＤＵＴ１２のすぐ近くに、好ましくは１．５から４インチの範囲内に、または送
信経路内の不完全さからの反射が１パルス幅内に要求される精度におさまる程度
に十分近くに取り付けられる。これは、特化された高速試験に関して重要なパラ
メータである。遠隔試験モジュールとＤＵＴの間の相対的な距離を最小限にする
ことによって、信号のラウンドトリップ遅延は、約３ｎｓの最小パルス幅マイナ
ス立上り部分よりも小さくなり、その結果１つのエッジからのリンギング／反射
が次のエッジの前に要求される精度におさまるようになる。これによって、イン
ピーダンス不整合に起因する反射によるタイミング誤差は最小になる。このよう
にして、本発明はインピーダンス不整合制御の形態を有すると考えることができ
る。
タクト４２とＤＩＢコンタクト１４（図２）の間に容易に挿入したり取り外した
りすることができる取り外し可能なユニットを備える。遠隔試験モジュールは、
ＤＵＴ１２のすぐ近くに、好ましくは１．５から４インチの範囲内に、または送
信経路内の不完全さからの反射が１パルス幅内に要求される精度におさまる程度
に十分近くに取り付けられる。これは、特化された高速試験に関して重要なパラ
メータである。遠隔試験モジュールとＤＵＴの間の相対的な距離を最小限にする
ことによって、信号のラウンドトリップ遅延は、約３ｎｓの最小パルス幅マイナ
ス立上り部分よりも小さくなり、その結果１つのエッジからのリンギング／反射
が次のエッジの前に要求される精度におさまるようになる。これによって、イン
ピーダンス不整合に起因する反射によるタイミング誤差は最小になる。このよう
にして、本発明はインピーダンス不整合制御の形態を有すると考えることができ
る。
【００２５】 ＤＵＴに含まれる技術のタイプに依存して、またはＤＵＴがどのような機能を
行うように設計されているかに依存して、遠隔試験モジュールは、モジュール試
験信号をロードされた特注である場合もあり、または特定のＤＵＴを試験するよ
うに設計された特有の機能を持つように作られた特注であることもある。さらに
、遠隔試験モジュールは、テスタに取り付けらけている間に、較正され、診断さ
れ、制御プログラムをロードされ、または試験信号をロードされる。これによっ
て、モジュールは、ＤＩＢの拡張ではなくて、テスタの拡張になる。さらに、遠
隔試験モジュールを取り外し取り替えることができることは有益である。その理
由は、それによって、顧客は１つの遠隔試験モジュールを別のものと置き換え、
新しい構成を試験コントローラ２２に入れることができるようになるからである
。この特徴によって、ＤＵＴに行われる試験の種類を変える時間が減少する（例
えば、モジュール試験信号試験と多重化マスタ試験信号試験）。その結果として
、全体のコストが相当に減少する。
行うように設計されているかに依存して、遠隔試験モジュールは、モジュール試
験信号をロードされた特注である場合もあり、または特定のＤＵＴを試験するよ
うに設計された特有の機能を持つように作られた特注であることもある。さらに
、遠隔試験モジュールは、テスタに取り付けらけている間に、較正され、診断さ
れ、制御プログラムをロードされ、または試験信号をロードされる。これによっ
て、モジュールは、ＤＩＢの拡張ではなくて、テスタの拡張になる。さらに、遠
隔試験モジュールを取り外し取り替えることができることは有益である。その理
由は、それによって、顧客は１つの遠隔試験モジュールを別のものと置き換え、
新しい構成を試験コントローラ２２に入れることができるようになるからである
。この特徴によって、ＤＵＴに行われる試験の種類を変える時間が減少する（例
えば、モジュール試験信号試験と多重化マスタ試験信号試験）。その結果として
、全体のコストが相当に減少する。
【００２６】 当業者は、本発明が提供する多くの利益および利点を理解するであろう。例え
ば、重要な利点には、ＡＴＥとＤＵＴの間の最小遅延時間が含まれる。これは、
遠隔試験モジュールの実施によって達成される。また、モジュールによって、Ａ
ＴＥとＤＵＴの間の高速高精度の信号通信が可能になる。さらに、遠隔試験モジ
ュールは、テスタを特化された被試験デバイスに適応させる能力を向上させる適
応性のあるツールを提供する。
ば、重要な利点には、ＡＴＥとＤＵＴの間の最小遅延時間が含まれる。これは、
遠隔試験モジュールの実施によって達成される。また、モジュールによって、Ａ
ＴＥとＤＵＴの間の高速高精度の信号通信が可能になる。さらに、遠隔試験モジ
ュールは、テスタを特化された被試験デバイスに適応させる能力を向上させる適
応性のあるツールを提供する。
【図１】 被試験デバイス（ＤＵＴ）を実装するためのユーザ制御デバイスインタフェー
ス基板（ＤＩＢ）のブロック図である。
ス基板（ＤＩＢ）のブロック図である。
【図２】 本発明の一実施形態に従った自動試験装置のブロック図である。
【図３】 図２に示した試験コントローラのブロック図である。
【図４】 本発明の一実施形態に従った図２の遠隔試験モジュールのブロック図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１０月１９日（２０００．１０．１９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】 変更されたＤＵＴに従来のテスタを適応させる１つの従来のコスト高な方法に
、ＤＵＴを実装するデバイスインタフェース基板を特注（カスタマイズ）するこ
とがある。通常「ロード基板（ｌｏａｄｂｏａｒｄ）」と呼ばれる専用ＤＩＢは
特別な回路を使用し、その特別な回路は、ＤＩＢに永久的に固定され、特定のＤ
ＵＴピンのテスタとのインタフェースをとるようにユーザによって制御される。
この解決法によって従来のテスタでＤＵＴを試験することは可能になるが、ＤＩ
Ｂの面積に対する制限により、実装することができるカスタム（特注）回路の量
が限定される。従って、少数の特化されたＤＵＴピンだけが、ロード基板法でサ
ポートされる可能性がある。さらに、ＤＩＢは通常ユーザが製作し管理するので
、ロード基板上のカスタム回路とテスタの間の較正が問題になってくる。 自動試験装置の更なる従来技術の例として、ＥＰ−Ａ−０５６６８２３、ＥＰ
−Ａ−０８０２４１８および米国特許第５，１１１，４５９号、第５，７９４，
１７５号、第４，７３０，３１８号および第５，７１２，８５８号がある。
、ＤＵＴを実装するデバイスインタフェース基板を特注（カスタマイズ）するこ
とがある。通常「ロード基板（ｌｏａｄｂｏａｒｄ）」と呼ばれる専用ＤＩＢは
特別な回路を使用し、その特別な回路は、ＤＩＢに永久的に固定され、特定のＤ
ＵＴピンのテスタとのインタフェースをとるようにユーザによって制御される。
この解決法によって従来のテスタでＤＵＴを試験することは可能になるが、ＤＩ
Ｂの面積に対する制限により、実装することができるカスタム（特注）回路の量
が限定される。従って、少数の特化されたＤＵＴピンだけが、ロード基板法でサ
ポートされる可能性がある。さらに、ＤＩＢは通常ユーザが製作し管理するので
、ロード基板上のカスタム回路とテスタの間の較正が問題になってくる。 自動試験装置の更なる従来技術の例として、ＥＰ−Ａ−０５６６８２３、ＥＰ
−Ａ−０８０２４１８および米国特許第５，１１１，４５９号、第５，７９４，
１７５号、第４，７３０，３１８号および第５，７１２，８５８号がある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラプチェッターズ，チャールズ アメリカ合衆国カリフォルニア州95051− 1501，サンタ・クララ，クレイトン・プレ イス 3419 (72)発明者 ネルソン，スチュアート アメリカ合衆国カリフォルニア州95126， サン・ホゼ，シャスタ・アベニュー 1588 Ｆターム(参考） 2G132 AA00 AB01 AC09 AE08 AE11 AE14 AE23 AG08 AL09 AL11 AL15
Claims (24)
- 【請求項１】テスタインタフェ−スと被試験デバイスに接続された複数の特化さ
れたピンとの間の複数の試験チャネルを選択的にインタフェースする遠隔試験モ
ジュールであって、前記試験インタフェースが所定の試験信号を生成するための
試験コントローラに結合され、 前記試験コントローラに応答し、前記所定の試験信号をモジュール試験信号に
変更するときに前記モジュール試験信号を前記被試験デバイスの前記特化された
ピンに加える信号調整装置と、 複数の導電性経路し、前記テスタインタフェースと前記特化されたピンの間に
前記信号調整装置を結合する接続装置と、 を含む遠隔試験モジュール。 - 【請求項２】 前記パルスが所定の最小パルス幅を有し、 前記導電性経路が、前記信号調整装置と前記被試験デバイスの間に、前記所定
の最小パルス幅よりも小さいラウンドトリップ遅延時間を設定するそれぞれの経
路長を有する、請求項１に記載の遠隔試験モジュール。 - 【請求項３】 前記被試験デバイスと前記モジュールの間の前記導電性経路が、
約２インチより小さい長さである、請求項２に記載の遠隔試験モジュール。 - 【請求項４】 前記特化されたピンが高速入力および出力を備える、請求項１に
記載の遠隔試験モジュール。 - 【請求項５】 前記特化されたピンがラムバスインタフェースを備える、請求項
４に記載の遠隔試験モジュール。 - 【請求項６】 前記信号調整装置が、前記特化されたピンに加えられる信号の周
波数を増加させる多チャネル加速装置を含む、請求項１に記載の遠隔試験モジュ
ール。 - 【請求項７】 前記加速装置が、第１の周波数のそれぞれの入力と、前記第１の
周波数よりも高い周波数を生成するようにインタリーブされたそれぞれの出力と
を有する複数のマルチプレクサを備える、請求項６に記載の遠隔試験モジュール
。 - 【請求項８】 前記試験コントローラからの較正指令に応答する較正回路をさら
に含む、請求項１に記載の遠隔試験モジュール。 - 【請求項９】 前記較正回路が、前記被試験デバイスとやりとりをするエッジタ
イミングを較正するための複数の移相器を含む、請求項８に記載の遠隔試験モジ
ュール。 - 【請求項１０】 前記較正回路が、 前記試験コントローラからの較正信号に応答するメモリをさらに含み、 前記移相器が、前記メモリに結合され、前記較正信号に応答する、請求項９に
記載の遠隔試験モジュール。 - 【請求項１１】 前記移相器が、クロック源に結合されて、調整された信号を受
け取り、前記調整されたクロック信号を遅延させるように動作する、請求項９に
記載の遠隔試験モジュール。 - 【請求項１２】 デバイスインタフェース基板に結合し、被試験デバイスとやり
とりする試験信号を加えまた受け取る自動試験装置であって、前記被試験デバイ
スが前記デバイスインタフェース基板に実装され、さらに特化された試験ピンを
含み、 複数のマスタ試験信号を生成する試験コントローラと、 前記試験コントローラに接続され、多数の前記マスタ試験信号を前記デバイス
インタフェース基板に送るためのテスタインタフェースと、 前記テスタインタフェースの前記特化された試験ピンに対するインタフェース
をとるための遠隔試験モジュールであって、 前記試験コントローラに応答し、前記複数のモジュール試験信号を前記デバ
イスインタフェース基板に加えるための信号調整装置、および、 前記特化されたチャネルを前記信号調整装置に結合するための複数の導電性
経路を有し、さらに前記デバイスインタフェース基板に接続する接続装置を含む
遠隔試験モジュールと、 を含む自動試験装置。 - 【請求項１３】 前記パルスが所定の最小パルス幅を有し、 前記導電性経路が、前記信号調整装置と前記デバイスインタフェース基板の間
に、前記所定のパルス幅よりも小さいラウンドトリップ遅延時間を設定するそれ
ぞれの経路長を有する、請求項１２に記載の自動試験装置。 - 【請求項１４】 前記被試験デバイスと前記モジュールの間の前記導電性経路が
、約２インチより小さい長さである、請求項１３に記載の自動試験装置。 - 【請求項１５】 前記特化されたピンが高速ピンを備える、請求項１２に記載の
自動試験装置。 - 【請求項１６】 前記特化されたピンがラムバスインタフェースを備える、請求
項１５に記載の自動試験装置。 - 【請求項１７】 前記信号調整装置が、前記特化されたピンに加えられる信号の
周波数を増加させる多チャネル加速装置を含む、請求項１２に記載の自動試験装
置。 - 【請求項１８】 前記加速装置が、第１の周波数のそれぞれの入力と、前記第１
の周波数よりも高い周波数を生成するようにインタリーブされたそれぞれの出力
とを有する複数のマルチプレクサを備える、請求項１７に記載の自動試験装置。 - 【請求項１９】 前記試験コントローラからの較正指令に応答する較正回路をさ
らに含む、請求項１２に記載の自動試験装置。 - 【請求項２０】 前記較正回路が、 前記被試験デバイスとやりとりをするエッジタイミングを較正するための複数
の移相器を含む、請求項１９に記載の自動試験装置。 - 【請求項２１】 前記較正回路が、 前記試験コントローラからの較正信号に応答するメモリをさらに含み、 前記移相器が、前記メモリに結合され、前記較正信号に応答する、請求項１９
に記載の自動試験装置。 - 【請求項２２】 前記移相器が、クロック源に結合されて、調整された信号を受
け取り、前記調整されたクロック信号を遅延させるように動作する、請求項１９
に記載の自動試験装置。 - 【請求項２３】 自動試験装置を被試験デバイスに適応させる方法であって、前
記被試験デバイスが、特化された試験信号を受け取るための特化されたピンを含
み、 前記試験コントローラからの試験信号を受け取り、さらに前記信号を前記特化
された信号に変更するための信号調整装置を有する遠隔試験モジュールを選択す
るステップと、 前記テスタインタフェースと前記被試験デバイスの間に前記遠隔試験モジュー
ルを配置して前記特化された信号を前記特化されたピンに加えるステップと、 を含む方法。 - 【請求項２４】 試験コントローラで制御される高周波信号のタイミング誤差を
最小にする方法であって、前記パターンが所定の最小パルス幅のパルスを含み被
試験デバイスの複数の特化されたピンに加えられ、 前記試験コントローラで生成される前記試験信号の周波数を逓倍するための信
号調整装置を有する遠隔試験モジュールを選択するステップであって、前記信号
調整装置が複数のチャネル出力を有するステップと、 前記遠隔試験モジュールを前記被試験デバイスの近くに位置付けるステップと
、 前記特化された被試験デバイスピンを前記遠隔試験モジュールチャネル出力と
インタフェースし、前記所定の最小パルス幅よりも短いラウンドトリップ遅延時
間を設定するステップと、 を含む方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/178,257 | 1998-10-23 | ||
| US09/178,257 US6275962B1 (en) | 1998-10-23 | 1998-10-23 | Remote test module for automatic test equipment |
| PCT/US1999/024704 WO2000025144A1 (en) | 1998-10-23 | 1999-10-21 | Remote test module for automatic test equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002528726A true JP2002528726A (ja) | 2002-09-03 |
| JP4708566B2 JP4708566B2 (ja) | 2011-06-22 |
Family
ID=22651840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000578667A Expired - Lifetime JP4708566B2 (ja) | 1998-10-23 | 1999-10-21 | 自動試験装置用遠隔試験モジュール |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6275962B1 (ja) |
| EP (1) | EP1123514B1 (ja) |
| JP (1) | JP4708566B2 (ja) |
| KR (1) | KR100649648B1 (ja) |
| DE (1) | DE69904854T2 (ja) |
| TW (1) | TW523605B (ja) |
| WO (1) | WO2000025144A1 (ja) |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7452358B2 (en) * | 1996-01-05 | 2008-11-18 | Thermage, Inc. | RF electrode assembly for handpiece |
| US7189230B2 (en) * | 1996-01-05 | 2007-03-13 | Thermage, Inc. | Method for treating skin and underlying tissue |
| US6551844B1 (en) | 1997-01-15 | 2003-04-22 | Formfactor, Inc. | Test assembly including a test die for testing a semiconductor product die |
| US6452411B1 (en) | 1999-03-01 | 2002-09-17 | Formfactor, Inc. | Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses |
| US6499121B1 (en) * | 1999-03-01 | 2002-12-24 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
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| JP4708566B2 (ja) | 2011-06-22 |
| US6275962B1 (en) | 2001-08-14 |
| KR20010080184A (ko) | 2001-08-22 |
| TW523605B (en) | 2003-03-11 |
| EP1123514B1 (en) | 2003-01-08 |
| EP1123514A1 (en) | 2001-08-16 |
| KR100649648B1 (ko) | 2006-11-24 |
| WO2000025144A1 (en) | 2000-05-04 |
| DE69904854D1 (de) | 2003-02-13 |
| DE69904854T2 (de) | 2003-11-20 |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070615 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090223 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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