JPS5882346A - 電子テスト装置内に於けるピンエレクトロニクスインタ−フエ−ス回路の自動補正 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子回路に関するものであって、更に詳細には
、自動化された電子テスト方式に於ける一連のピンエレ
クトロニクスインターフェース回路を自動的に補正する
方法及び装置に関するものである。

自動化された電子テスト装置に於いては、複数個のピン
エレクトロニクスインターフェース回路がテスト中の電
子デバイスのビン又はノードへ接続されて、デス１〜シ
ステムコンビ１−夕によって制御された励起信号をテス
ト中のデバイス乃至は装置へ印加し、その結果発生する
条件をモニタする。一般的に、励起信号は、テスト中の
装置の入力ビンに並列パターンとして印加される論理状
態又はアナログ電圧又は電流を表わすものであって、結
果として得られる出カバターンを並列的にチェックする
ものである。

ピンエレクトロニクスインターフェース回路は、テスト
方式のコンピュータとテスト中の装置の個々のビンとの
間に於いてコンピュータ制御されたインターフェース回
路として機能する。ピンエレクトロニクスインターフェ
ース回路は、テスト方式中の他の回路から基準電圧及び
デジタルデータを受取り、次いで入力ドライバスイッチ
を介して、テストシステムコンピュータにストアされた
プログラムに応じてテスｌ〜中の装置の所望のビンにこ
れらの基準電圧又はデジタルデータを供給する。

ピンエレクトロニクスインターフェース回路は又基準電
圧又は電流を受取り、ビンエレクトロニクスインターフ
エース回路内のコンパレータ手段がそれを使用してテス
１へ中の装置の出力ピンから受取った電圧又はＮ流と比
較する。ピンエレクトロニクスインターフェース回路に
於けるコンパレ−タ回路からの出力信号はテス］〜シス
テムのメインフレームへ帰還され、そこでス１〜アされ
たプログラムに従って適切な応答に対してチェックがな
される。この様に１ノで、個々の電子コンポーネント、
例えば半導体メ；Ｅリヤその他の集積回路を個別的にテ
ストし２、それらが電子コンポーネントの端末ユーザー
が必要どづ−る基準又は明細を満足するものであるか否
かをテス１〜する。ピンエレクトロニクスインターフェ
ース回路の構成及び動作に付いての更に詳細な説明は、
１９１７年９月にフエアチアイルドシステムズデク７１
ロジーによって発行己れた’３ｅｎｔｒｙ＜商標名）高
速クロック駆動ピンエレクトロニクス（Ｓ　ｅｎｔｒＶ
　　ｌ−（ｉｏｈ　　Ｓ　ｐｅｅｄ　　ａｎｄ　　（：
、　１ｏｃｋ　　［）　ｒｉｖｅｒ　　ｐ　ｉｎ’　　
Ｅ　１ｅｃｔｒｏｎｉｃｓ）　”　。

参考マニュアル、パート番＠　５７００００００という
文献に記載されている。

この様な自動化したテス］〜装置の動作に於ｔノる問題
の１つとしては、ビンエレク１〜ロニクスインターフェ
ース回路及びテスト中の装置から又はテスト中の装置へ
の接続回路を介しての信号の時間遅れ伝播に於ける差異
によって励起信号及びモニタされた条件の両方に於いて
時間歪を発生させるということである。従って、全ての
入力ビンに対し励起信号を論理状態、電流又は電圧の同
時的な並列パターンとして印加し、且つ出力端子からの
信号の条件を同時的にモニタするということが困難であ
る。

基準回路に対し各々のビンエレク１〜ロニクスインター
フェース回路に於けるパルスを補正する為の自動テスト
方式に於いて使用される１技術がＣｈａｕ等の゛高速デ
ス１〜回路（Ｈｔｏｌ＋　−Ｓ　ｐｅｅｄＴｅｓｔｉｎ
ｇＣｉｒｃｕｉｔ）”という名称の米国特許第４．０９
２，５８９号に開示されている。上掲の特許に於いては
、抵抗としてポテンシオメータを使用した抵抗−コンデ
ンサ回路網を使用して、ピンエレクトロニクスインター
フェース回路内のドライバに一／− よって供給されるか又はコンパレータから受取られるデ
ータパルスの先端時間遅れ及び後端時間遅れを調節して
いる。１個の可変抵抗を調節してパルスの後端を前進又
は遅延させ、一方もう１個の可変抵抗を調節してパルス
の前端を前進又は遅延させている。しかしながら、可変
抵抗を使用してピンエレクトロニクスインターフェース
回路の補正を行なうことは、手動作を行なうことを必要
とし、且つ各テスト回路をテストすることを必要とする
。この様な構成に於いては、オシロスコープ又はその他
の装置を使用してチェックを行なう操作者は、各テスト
回路からのドライバ信号及びコンパレータ信号を基準回
路からのドライバ信号及びコンパレータ信号と比較して
、手動作することによってポテンシオメータを調節しテ
スト回路を補正することが必要である。この様な操作は
時間の浪費であり且つ費用がかかる。

この様な補正装置のポテンシオメータをコンパレータ又
はその他の公知の装置を駆動するデジタル−アナログ変
換器によって置き換えることが可８− 能であり、そうすることによりデス１〜システムコンピ
ユータの制御の下で補正を行なうことが可能となる。し
かしながら、この様な手法１こよっては補正操作を完全
に自動化し完全に］ンビュータ制御させるという訳には
いかない。何故ならば、各ドライバ及びコンパレータか
らの歪を測定して如何なる補正がなされねばならないか
ということを決定する必要があるからである。

励起信号とモニタされた条何の両方の時間歪を判別する
１従来技術に於いては、各ピンエレクトロニクスインタ
ーフェース回路をＭ準のピンエレクトロニクスインター
フェース回路へ接続し、基準回路に対する歪を測定して
いる。この様な方法に於いては同軸リレーマルチプレク
ザを使用している。この様な技術は、例えば株式会社“
′タケダリケン″によって製造されている“タグダリケ
ン°′自動テスト方式に於いて使用されている。その装
置に於ける原理に付いて説明すると、１：４リレーマル
チプレクサを使用し、且つ４個のピンエレクトロニクス
インターフェース回路を各リレーマルチブレクサへ接続
させている。４個のこの様なマルチプレクサからの出力
信号を順番に別の１：４マルチプレクサへ入力として接
続し、且つ４個のこれらのマルチプレクサからの出力信
号を更に別の一連の１：４マルチプレクサへ入ノｊ信号
として供給すべく接続している。最終的には、１個のに
４マルチプレクサのみが必要であって、それを基準のピ
ンエレクトロニクスインターフェース回路へ接続してい
る。このように、１：４マルチプレクサのバンクを選択
的に制御することによって複数個のビンエレク１−〇二
りスインターフェース回路の任意の１個を基準回路へ接
続させ、その回路の歪を決定している。しかしながら、
この技術には幾つかの欠点が存在している。即ち、この
技術は多数の高価な同軸マルチプレクサを必要としてい
る。例えば、６０個のピンエレクトロニクスインターフ
ェース回路に対しては、２０個の同軸マルチプレクサが
必要である。この様な多数のマルチプレクサを使用する
ということは、信頼性を低下させ、且つテスト装置の物
理的寸法を著しく増大させる。一層高法のマルチプレク
サレベル、例えば１：８とすることによりマルチプレク
サの数を減少させることが可能ではあるが、その場合に
は容量負荷がそれと対応して一層増大する。

本発明は、以上の点に鑑みなされたものであって、各ピ
ンエレクトロニクスインターフェース回路の歪特性を自
動的に測定すると共に測定した歪特性の補正を行なう改
良された方法及び装置を提供することを目的とする。

本発明の１特徴によれば、ドライバ手段とコンパレータ
手段とを有し複数個（ｋ、に＋１．に＋２・・・ｋ十ｎ
）のテスト回路の各々の歪を測定する方法を提供するも
のであって、ｋ番目の回路に対しに＋１番目の回路及び
に＋２番目の回路の歪を測定する場合に、ｋ番目のドラ
イバ手段を（（＋１番目のコンパレータ手段へ接続し、
ｋ＋１番目のコンパレータ手段の歪を測定し、舷−ト１
番目のドライバ手段をに番目のコンパレータ手段へ接続
し、ｋ＋１番目のドライバ手段の歪を測定し、ｋ＋１番
目のドライバ手段を読手２番目のコンパレータ手段へ接
続し、ｋ＋１番目のドライバ手段に対するに＋２番目の
コンパレータ手段の歪を測定し、ｋ＋２番目のドライバ
手段をに一＋１番目のコンパレータ手段へ接続し、ｋ＋
１番目のコンパレータ手段に対するに＋２番目のドライ
バ手段の歪を測定し、ｋ＋１番目のテスト回路の測定歪
に対しに＋２番目のテスト回路の測定歪を補正する、上
記各工程を有するものである。

本発明の別の特徴によれば、上記方法に於いて使用され
る装置を提供するものであって、即ち各テスト回路が対
応するノードに接続されている複数個のテスト回路であ
って、前記各回路が、対応するノードへ第１スイッチ手
段によってスイッチ動作されて接続され前記ノードへ信
号を供給するドライバ手段と、対応するノードへ第２ス
イッチ手段によってスイッチ動作されて接続され前記ノ
ードから信号を受取るコンパレータ手段と、前記対応す
るノードと別のテスト回路に対応するノードとの間を接
続する第３スイッチ手段とを有するものである。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第１図は本発明に基づいて構
成されたテスト方式を示したブロック線図である。第１
図に示した如く、複数個のピンエレクトロニクスインタ
ーフェース回路１０ａ。

１０ｂ、１０ｃ・・・Ｉｏｎがデス１〜方式の制御器１
５とテスト中の装＠（以下、”　ＯＵ　Ｔ　”とも呼称
する）のＮ個のビンとの間に接続されている。第１図に
示した様なテスト方式制御器は市販されており、その様
な装置の１例としては、本願出願人によッテ製造されテ
ィるＦ　ａｉｒｃｌ＋ｉｌｄ　　Ｓ　ｅｎｔｒｙ方式が
ある。テスト方式制御器１５は、テスト回路との種々の
相互接続によって個々のテスト回路１０ヘパルスのパタ
ーンを供給する。動作につき説明すると、１個のテスト
回路１０が多端子のテスト中の装置ＤＵＴの各端子に接
続される。テスト回路１０がテスト中の装置ＤＬＪＴの
入力信号端子。

出力信号端子、又はその他の種々の機能乃至は供給端子
の何れに接続されているかということに従って、各テス
ト回路１０は幾つかの動作モードの内の１つのモードに
於いて制御器１５によって動作されることが可能なもの
である。従って、１６個の端子又はビンを有するテスト
中の装置ＤＵＴは、特定のテスト中の装置ＤＵＴをテス
１〜する為に特別に書かれておリストアされているプロ
グラムを内蔵する単一のデス１〜方式制御器１５によっ
て制御される１６個の同一のテスト回路１０を内蔵する
テスト装置内に於いてテストされることとなる。

例えば、テスト回路１０ａがテスト中の装置ＤＵＴの１
個の入力端子に接続された場合、制御器１５は先ずリレ
ーに１を閉成して回路１０のテスト励起部をテスト中の
装置ＤＵＴの端子１へ接続させる。テスト回路１０のこ
の部分はアナログ基準電圧供給源１６ａを有しており、
該供給源１６ａは、テスト方式内にストアされているプ
ログラムに従って発生される制御器１５からの信号に応
答して、２つのレベルのＤＣ基準電圧を発生する。

これらの２つのレベルの基準電圧はドライバ回路１８ａ
へ供給され、該ドライバ回路１８ａはこれらの２つのレ
ベル間でスイッチし配線２０ａを介してドライバ回路１
８ａへ供給されたデータに基づいてパルスのパターンを
発生する。後述する如く、配線２Ｏａ上のデータがドラ
イバ回路１８ａへ供給される前に配線２Ｏａ上のデータ
に対し歪補正がなされ、試験中の装＠ＣＵＴのビン１へ
印加されるパルスが試験中の装置ＯＵＴの他のビンへ供
給されるパルス及びそこから得られる測定値に関し正確
に同期が取られることを確保する。テスト回路１０は、
また試験中の装置１ｒＤＵＴに関するパラメータ試験を
実行することが可能である。

この様なテスト動作の期間中、テスト方式制御器１５内
に設けられている精密測定ユニット（以下、”　Ｐ　Ｍ
　Ｕ　”とも呼称する）２６が所望の電圧又は電流をテ
スト中の装置ＤＵＴの適宜のビンへ供給する。この様な
動作に於いて、制御器はリレー接点に４ａのみを開成し
、デス１〜中の８＠ＤＵＴのビン１を配線２８ａを介し
て精密測定ユニツｌ−２６へ接続させる。第１図には示
してないが、同様の精密測定ユニツＩ〜２６ｂ　、２６
ｃ　、・・・２６０がテスト中の装置ＤＵＴのその他の
対応するビンに制御信号を印加する構成とすることが可
能であり、また１個又はそれ以上の精密測定ユニットＰ
ＭＵをビンに対しマルチプレクサ動作させる構成とする
ことも可能である。

テスト中の装置ＣＵＴの信号出力端子に接続されている
テスト回路１０に対し、テスト方式制御器１５はリレー
接点に２のみを閉成するので、制御器１５によって駆動
される他のテスト回路１０からのテスト励起信号に応答
して発生されるテスト中の装置ＤＵＴの出力信号はコン
パレータ３０ｂの様なコンパレータへ直接印加される。

このコンパレータ、また配線３２を介して制御器１５か
ら予定信号（プレディクト信号）を受取る。更に、配線
３４を介してデータ入力信号がコンパレータ３０へ伝達
され、テスト中の装置ＤＵＴへ印加された入力データに
応じてコンパレータの出力信号をスイッチさせる。後述
する如く、配線３４上の信号のタイミングが調節されて
、コンパレータに固有の歪、伝播遅れ、信号のタイミン
グに関するその他の影響に対する補正が行なわれる。］
コンパレータ０の出力は、配線３６を介してデス１〜方
式コンピュータへ戻される。配線３６上の信号がテスト
一方式制御器１５内の予定信号と整合した場合に、テス
ト方式制御器１５はデス１〜中の装置１ｆＤＵＴを許容
するか又は拒絶するかの何れかを登録するか、又はその
品質を特定する。

第２図は、本発明のビンエレク１〜ロニクスインターフ
ェース回路の各々の１部の訂細を示した説明図である。

第２図に於いては、３個の連続したピンエレクトロニク
スインターフェース回路を示しであるが、所望に応じ多
数のインターフゴー２回路を使用可能であることは勿論
である。第１インターフェース回路即ち基準インターフ
ェース回路１０ａは、抵抗Ｒ１及びリードリレーに１１
を介してテスト中の装置１ＤｔＪＴのビン１へ接続され
るドライバ１８ａを有している。第１コンパレータ３０
ａはリードリレーに１２を介してデス１〜中の装置ＤＵ
丁のビン１へ接続されている。精密測定ユニットＰＭＵ
をリードリレーに１４を介してテスト中の装置Ｄ　Ｕ　
Ｔ−のビン１へ接続させることも可能である。これらリ
ードリレーの開閉状態はテスト方式制御器１５によって
制御される。

従来のインターフェース回路と異なり、第２図に示した
インターフェース回路は、典型的にはリードリレーで構
成されるスイッチング装置に１３゜Ｋ２３．に３３を介
して互いに接続される。ピンエレクトロニクスインター
フェース回路の各々の歪の測定が簡単化されるのは、こ
れらのリードリレー又はその他の形態のスイッチング手
段を使用することによるものである。上述した如く、基
準回路１０ａに関しインターフェース回路１０の歪を決
定する従来の技術に於いては煩雑で且つ高価な装置を必
要としていた。本発明の好適実施例に於いては、回路１
０ａに対する回路１０ｂの歪は以下の如くして決定され
る。尚、ドライバ１８ａ及びコンパレータ３０ａは基準
装置として使用するものとする。リレーＫｌ　１．に１
３．に２２を閉成することによってドライバ１８ａをコ
ンパレータ３Ｑｂ／＼接続させる。その他の全てのリレ
ーは開放状態とする。開放状態にあるリレーによって付
加される奇生負荷は、リレーに１４．に１２゜Ｋ２１．
に２４．に２３によるものである。次いで、テスト方式
制卸器１５によってテストが実施され、公知の方法によ
ってパルスの先端及び後端の歪が決定される。例えば、
高速カウンタ又はその他の装置を使用することにより繰
返しサンプリングを行なって歪の決定を行なう。測定さ
れた歪は２つの成分を有しており、即ちコンパレータに
固有の歪とリレーに１３を介しての伝播路遅れである。

伝播路遅れは、ピンエレクトロニクスインターフェース
回路のプリン１〜配線基板上のプリント回路の寸法によ
って決まる相対的定数であるので、ある１つのプリント
配線基板と別の配線基板との間に於いて著しい差異は存
在しない。公知の方法によって伝播路遅れを測定乃至は
計算することが可能であり、従って測定された前端子及
び後端子から伝播路遅れを差引いて、コンパレータ３ｏ
ｂに固有の正確な前端及び後端子を得ることが可能であ
る。

１９− 次いで、リレーを再び動作させて、ビン２のドライバ１
８ｂをビン１のコンパレータ３０ａ／＼接続させる。こ
の様な接続状態は、リレーに２１゜Ｋ１３．に１２を閉
成することによって得られる。

機能的テストを再度実施し、前端子及び後端子を決定す
る。リレーに１３から発生ずる一定の伝播路遅れが取除
かれ、ビン１（基準回路）に対するビン２のドライバ１
８ｂに固有の正確な歪が得られる。この様な機能的テス
トが終了すると、テスト方式制御器１５は、ビン１に対
するビン２の歪特性を完全に表示する４個のパラメータ
（即ち、ビン２のドライバ１８ｂの前端子と後端子、及
びビン２のコンパレータ３０ｂの前端子と後端子）を有
することとなる。

次いで、回路１０ａ内に於ける全てのリレーを開放状態
とさせることによって、基準ビン（ビン１）を電気的に
回路から分離した状態とさせる。

次いで、リレーに２１．に２３．に３２を閉成すること
によって、ビン２のドライバ１８ｂをビン３のコンパレ
ータ３００へ接続させる。次いで、２０− 機能的テストを再度実施し、歪測定を行なう。この様な
測定値はリレーに２３の伝播路遅れを有しているので、
それを取除く。その結束前られる測定値は、ビン２のド
ライバに対するビン３のコンパレータの歪を表わすもの
である。しかしながら、ビン１のコンパレータに対する
ビン２のドライバの歪特性はそれまでの測定値に基づい
て既に既知である。従って、ビン１の］ンパレータに対
するビン３のコンパレータの歪は既知である。

次いで、リレーに３１．に２３．に２２を介してビン２
のコンパレータ３０ｂをビン３のドライバ１８ｃへ接続
する。その他の全てのリレーは開放状態とする。再度、
機能テストを実施し、ビン２のコンパレータに対するビ
ン３のドライバの歪を測定する。前述したものと同一の
方法によってこの測定値から基準ビン１のドライバの歪
を見出すことが可能である。何故ならば、それまでの測
定によって、ビン１のドライバに対するビン２のコンパ
レータの歪は既に決定されているからである。同様に、
その他のビンについてもそれまでのビンに対してテスト
を行ない、全てのビンの歪特性が決定されるまで歪測定
を継続する。

しかしながら、極めて多数のビンの歪補正を行なう場合
には、上述した如ぎ゛ディジーチェーン（Ｄａｉｓｙ　
　Ｃｈａｉｎ）　”方法に於ケル小さなエラーは次第に
蓄積され、後続する測定を次第に不正確なものとさせる
。しかしながら、付加的なリレーを設りて基準インター
フェース回路を所望のインターフェース回路へ直接接続
させる構成とすることによって後続するピンエレクトロ
ニクスインターフェース回路を定期的に基準回路１０ａ
に対してテストを行なう構成とすることによってこの様
な困難性を解消することが可能である。例えば６０ビン
テス１〜方式に於いて回路１５，３０．４５を回路１へ
直接的に接続させる為に付加的なリレーを設けることが
可能である。この様な構成とすることにより、基準回路
への４個の直接接続路が設けられる。本発明の方法及び
装置は従来技術と比較し多くの利点を有するものである
。例えば、本発明によれば、同軸マルチプレクサを使用
せずに多数のピンエレクトロニクスインターフェース回
路の補正を行なう廉価な手段が提供される。本発明方法
は、他の方法と比べて比較的低容部負荷となっており、
ピン当たり１個の付加的なり−ドリレーを必要とするに
過ぎない。伝播路遅れは種々のコンポーネン］〜が装着
されているプリン１〜配線基板のレイアウトに固有なも
のであるから、本方式に固有の伝播路遅れは比較的容易
に制御することが可能である。

以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例に限定されるべきものでは無く、
本発明の技術的範囲を逸脱することなしに種々の変形が
可能であることは勿論である。例えば、全ての偶数番の
ノードで１個のチェーンを形成し且つ奇数番のノードで
別のチェーンを形成する様にノードを゛ディジーチェー
ン′°接続させることが可能であり、又はその他の方法
、例えば３個毎のノード又はその他の任意のノードのグ
ループ毎にディジーチェーン接続させることが可能であ
る。

【図面の簡単な説明】

第１図は本発明に基づいて構成されたテスト方式を示し
たブロック線図、第２図は本発明のテス］〜回路のより
詳細な構成を示した説明図、である。 （符号の説明） １０：　ピンエレクトロニクス インターフェース回路（テスト回路） １５：　テスト方式制御器 １６：　アナログ基準電圧供給源 １８：　ドライバ回路 ２６：　精密測定ユニット ３０：　コンパレータ に：　リードリレー ＤＵ下＝　テスト中の装置 特許出願人　　　フェアチアイルド　カメラアンド　イ
ンストルメント コーポレーション

Claims (1)

1. 【特許請求の範囲】 １、ドライバ手段とコンパレータ手段とを有する複数個
   （ｋ、に＋ｌｋ＋２・・・ｋ＋ｎ）のテスト回路の各々
   の歪を測定する方法に於いて、ｋ番目の回路に対しに十
   １番目の回路及びに＋２番目の回路の歪を測定する場合
   に、ｋ番目のドライバ手段をに＋１番目のコンパレータ
   手段へ接続しに＋１番目のコンパレータ手段の歪を測定
   し、ｋ＋１番目のドライバ手段をに番目のコンパレータ
   手段へ接続し、ｋ＋１番目のドライバ手段の歪を測定し
   、ｋ十１番目のドライバ手段をに＋２番目のコンパレー
   タ手段へ接続し、ｋ＋１番目のドライバ手段に対するに
   ＋２番目のコンパレータ手段の歪を測定し、ｋ＋２番目
   のドライバ手段をに十１番目のコンパレ−タ手段へ接続
   し、ｋ＋１番目のコンパレータ手段に対するに＋２番目
   のドライバ手段の歪を測定し、ｋ＋１番目の測定歪に対
   しに＋２番目のテスト回路の測定歪を補正する、上記各
   工程を有することを特徴とする方法。 ２、上記第１項に於いて、各テスト回路が、ドライバ手
   段へは第１スイッチ手段によって、コンパレータ手段へ
   は第２スイツヂ手段によって、且つ次のテスト回路のノ
   ードへは第３スイッチ手段によってスイッチング動作に
   より接続可能なノードを有することを特徴とする方法。 ３、上記第２項に於いて、ｋ番目のドライバ手段をに＋
   １番目のコンパレータ手段へ接続する場合に、ｋ番目の
   テスト回路の第１スイッチ手段及び第３スイッチ手段を
   閉成し、ｋ＋１番目のテスト回路の第２スイッチ手段を
   閉成する、上記各工程を有することを特徴とする方法。 ４、上記第２項又は第３項に於いて、ｋ＋１番目のドラ
   イバ手段をに番目のコンパレータ手段へ接続する場合に
   、ｋ千１番目のテスト回路の第１スイッチ手段を閉成し
   、ｋ番目のテスト回路の第２スイッチ手段及び第３スイ
   ッチ手段を閉成する、上記各工程を有することを特徴と
   する方法。 ５．上記第１項乃至第４項の内の何れか１項に於いて、
   第３スイッチ手段の伝播遅れに対しに十１番目のコンパ
   レータ手段及びに十ｉ番目のドライバ手段の測定歪を補
   正することを特徴とする方法。 ６、上記第５項に於いて、第３スイツヂ手段の伝播遅れ
   に対しに＋２番目の］ンパレータ手段とに＋２番目のド
   ライバ手段の測定歪を補正することを特徴とする方法。 ７、上記第５項又は第６項に於いて、補正された測定歪
   を前記複数個のテスト回路に接続されたメモリ手段内に
   ストアすることを特徴とする方法。 ８ｏ上記第７項に於いて、デス１〜中の装置の端子を選
   択したテスト回路の少なくとも１個のノードへ接続し、
   ストアした歪を使用して選択したテスト回路のドライバ
   手段及びコンパレータ手段の少なくとも１個を制御する
   ことを特徴とする方法。 ９、各々が対応するノードに接続されている複数個のテ
   スト回路に於いて、各デス１〜回路が、前記ノードへ信
   号を供給する為に第１スイッチ手段によってスイッチ動
   作的に前記ノードへ接続可能なドライバ手段と、前記ノ
   ードからの信号を受取る為に第２スイッチ手段によって
   スイッチ動作的に前記ノードへ接続可能なコンパレータ
   手段と、前記ノードと５３１３のテスト回路の対応−づ
   ′るノードとを接続可能な第３スイッチ手段とを有する
   ことを特徴とする回路。 １０、上記第９項に於いて、前記第１スイッヂ手段、第
   ２スイツチ手段、第３スイッチ手段の各々がリードリレ
   ーを有することを特徴とする回路。 １１、上記第９項に於いて、第１時間間隔の期間中第１
   テスト回路のドライバ手段が第２テスト回路のコンパレ
   ータ手段へ接続され、第２時間間隔の期間中前記第２テ
   スト回路のドライバ手段が第１テスト回路のコンパレー
   タ手段へ接続されることを特徴とする回路。 １２、上記第１１項に於いて、前記第１テスト回路の第
   １スイッチ手段及び第３スイッチ手段と前記第２テスｌ
   〜回路の第２スイッチ手段とによって前記第１テス１〜
   回路のドライバ手段が前記第２テスト回路のコンパレー
   タ手段へ接続されることを特徴とする回路。 １３、上記第１１項又は第１２項に於いて、前記第２テ
   スト回路の第１スイッチ手段と前記第１テスト回路の第
   ２スイッチ手段及び第３スイッチ手段とによって前記第
   ２テスト回路のトライバ手段が前記第１テス［〜回路の
   コンパレータ手段へ接続されることを特徴とする回路。