JP3672136B2

JP3672136B2 - Ｉｃ試験装置

Info

Publication number: JP3672136B2
Application number: JP26436496A
Authority: JP
Inventors: 宜昭島▲崎▼
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1996-10-04
Filing date: 1996-10-04
Publication date: 2005-07-13
Anticipated expiration: 2016-10-04
Also published as: CN1178909A; GB9720754D0; US6020752A; GB2318187A; CN1110708C; KR19980032545A; TW368604B; DE19743709A1; JPH10111341A; DE19743709B4; GB2318187B; KR100280095B1

Description

【０００１】
【発明の属する技術分野】
この発明はＩＣ試験装置に関し、特に測定精度の向上とコスト低減に関する。
【０００２】
【従来の技術】
ＩＣ試験装置のピンエレクトロニクス・カード１は、被測定ＩＣ（以下ＤＵＴと言う）２に信号を印加するためのドライバ３と信号を受け取り比較判定するためのコンパレータ（比較器）４をデバイス試験に必要である数だけ有する。その構成は、ドライバ３、コンパレータ４をピンエレクトロニクス・カード１内で接続し、デバイスとの接続ラインを１本にした図４に示すＩ／Ｏコモン方式と、ドライバ３、コンパレータ４をピンエレクトロニクス・カード１内で接続せずデバイスとの接続ラインが２本の図５に示すＩ／Ｏスプリット方式とに大別されるが、ＤＵＴ２のピン仕様、即ちＩ／Ｏ（インプット／アウトプット）ピンに対するＩ（インプット）専用ピン、Ｏ（アウトプット）専用ピンの数量比率によって長短の分かれるところである。
（Ｉ／Ｏコモン方式）
Ｉ／Ｏコモン方式でＩ／Ｏピン１３を試験する場合、図４のようにＤＵＴ２と接続される。ＤＵＴ２がＩ（インプット）モードの時はドライバ３をイネーブルにし所定の信号を印加する。この時、コンパレータ４はディセーブル状態で比較判定は行われない。ＤＵＴ２がＯ（アウトプット）モードの時は、ドライバ３をディセーブル、コンパレータ４をイネーブルにし、ＤＵＴ２からの出力信号を受け取り、比較判定を行い、試験する。
【０００３】
又、Ｉ／Ｏコモン方式でＩ専用ピン１４とＯ専用ピン１５を試験する場合、図４のようにＤＵＴ２と接続される。ＤＵＴ２のＩ専用ピン１４は、ドライバ３を常にイネーブル状態にし所定の信号を印加する。この時、Ｉ専用ピン１４側のコンパレータ４は常にディセーブル状態で試験には使用されない。Ｏ専用ピン１５は、コンパレータ４を常にイネーブル状態にし、ＤＵＴ２からの出力信号を受け取り、比較判定を行い、試験する。この時、Ｏ専用ピン１５側のドライバ３は常にディセーブル状態で試験には使用されない。
（Ｉ／Ｏスプリット方式）
Ｉ／Ｏスプリット方式でＩ／Ｏピン１３を試験する場合、図５のようにＤＵＴと接続される。ＤＵＴ２がＩモードの時は、ドライバ３をイネーブルにし所定の信号を印加する。この時、コンパレータ４はディセーブル状態で比較判定は行われない。ＤＵＴがＯモードの時は、ドライバ３をディセーブル、コンパレータ４をイネーブルにし、ＤＵＴからの出力信号を受け取り、比較判定を行い、試験する。
【０００４】
又、Ｉ／Ｏスプリット方式でＩ専用ピン１４とＯ専用ピン１５を試験する場合、図５のようにＤＵＴと接続される。ＤＵＴのＩ専用ピン１４は、ドライバ３を常にイネーブル状態にし、所定の信号を印加する。Ｏ専用ピン１５は、コンパレータ４を常にイネーブル状態にしデバイスからの出力信号を受け取り、比較判定を行い、試験する。
【０００５】
【発明が解決しようとする課題】
図４のＩ／Ｏコモン方式でＩ専用ピン１４とＯ専用ピン１５を試験する場合、斜線で示した部分のハードウェアは、試験では全く使用されないので、不経済である。また、図５のＩ／Ｏスプリット方式でＩ／Ｏピン１３を試験する場合、ＤＵＴ２とドライバ３、コンパレータ４を接続するラインが２分岐した状態になる。ＤＵＴに試験波形を入力時には、不要な第１、第２Ｏ専用伝送線路１９，２１がＩ／Ｏピンにぶらさがった状態となり、反射波が発生し、印加波形がみだれる。また、ＤＵＴの応答波形を測定するときには不要な第１、第２Ｉ専用伝送線路１８，３２がＩ／Ｏピン１３にぶらさがった状態となり、同様に波形が乱れ、いずれも測定誤差の原因となる。このようにＩ／Ｏピン１３に対する高精度な試験は出来ず、試験装置の性能低下を招いてしまう。
【０００６】
従って、ＤＵＴのピン仕様によりＩ／Ｏコモン方式とＩ／Ｏスプリット方式を使いわけ出来れば、試験装置の性能とコストの最適化をはかる事ができる。しかしながら、実際の試験装置は複数種のＤＵＴを試験する必要があるため、ＤＵＴのＩ／ＯピンとＩ専用ピン、Ｏ専用ピンとが存在する割合は、多種多様となる。このためＩ／Ｏコモン方式とＩ／Ｏスプリット方式を一定の割合で混在させることは、試験対象となるデバイスが限定される事になり汎用性が失われる。現状ではＩ／Ｏコモン方式かＩ／Ｏスプリット方式のいずれかの方式によって統一されている。
【０００７】
この発明は▲１▼Ｉ／Ｏコモン方式において、Ｉ専用ピン１４及びＯ専用ピン１５を測定する場合に、測定に全く使用しないハードウェアが多くなり、不経済となる問題と、▲２▼Ｉ／Ｏスプリット方式でＩ／Ｏピン１３を測定する場合に、測定精度の低下する問題を解決することを目的としている。
【０００８】
【課題を解決するための手段】
（１）請求項１の発明は、Ｎ個のＩ／Ｏ（インプット／アウトプット）ピン、Ｍ個のＩ（インプット）専用ピン及びＭ個のＯ（アウトプット）専用ピンを有する被試験ＩＣ（以下ＤＵＴと言う）を着脱自在に実装するパフォーマンス・ボードと、少くともＮ＋Ｍ個の測定回路を実装し、前記パフォーマンス・ボードに着脱自在に接続されるピンエレクトロニクス・カードを具備するＩＣ試験装置に関する。
【０００９】
請求項１では特に、各測定回路８は、フォーマット制御回路と、そのフォーマット制御回路に制御されて、ＤＵＴのＩ／ＯピンまたはＩ専用ピンに対する試験波形を出力するドライバと、一端がドライバの出力端子に接続された第２Ｉ／Ｏ伝送線路７と、ドライバの出力端子に接続され、ＤＵＴの応答波形を基準値と比較する第１比較器と、第２Ｏ専用伝送線路２１と、その第２Ｏ専用伝送線路の出力端に接続され、ＤＵＴのＯ専用ピンの応答波形を基準値と比較する第２比較器と、第１、第２比較器の各出力のいずれか一方を選択するセレクタと、そのセレクタの出力を期待値と比較するデジタル・コンペアとを具備する。
【００１０】
（２）請求項２の発明では、前記（１）において、前記パフォーマンス・ボードは、ピンエレクトロニクス・カードに接続するためのＮ個の第１Ｉ／Ｏ端子１１と、Ｍ個の第１Ｉ専用端子１６と、Ｍ個の第１Ｏ専用端子１７と、一端が第１Ｉ／Ｏ端子に、他端がＤＵＴのＩ／Ｏピンにそれぞれ接続されるＮ個の第１Ｉ／Ｏ伝送線路１２と、一端が第１Ｉ専用端子に、他端がＤＵＴのＩ専用ピンにそれぞれ接続されるＭ個の第１Ｉ専用伝送線路１８と、一端がＤＵＴのＯ専用ピンに、他端が前記第１Ｏ専用端子にそれぞれ接続されるＭ個の第１Ｏ専用伝送線路１９とを具備する。
【００１１】
（３）請求項３の発明では、前記（１）において、前記ピンエレクトロニクス・カードは、パフォーマンス・ボードと接続するための少くともＮ＋Ｍ個の第２Ｉ／Ｏ端子９と少くともＮ＋Ｍ個の第２Ｏ専用端子２２を具備する。
（４）請求項４の発明では、前記（２）及び（３）において、前記ピンエレクトロニクス・カードは、ＤＵＴのＮ個のＩ／Ｏピンの試験に対応して、Ｎ個の測定回路の第１比較器をデジタル・コンペアに接続すると共に、対応するＮ個の第２Ｉ／Ｏ端子９をパフォーマンス・ボードのＮ個の第１Ｉ／Ｏ端子１１にそれぞれ接続し、ＤＵＴのＭ個のＩ専用ピン及びＭ個のＯ専用ピンの試験に対応して、Ｍ個の測定回路の第２比較器をデジタル・コンペアに接続すると共に、対応するＭ個の第２Ｉ／Ｏ端子９及びＭ個の第２Ｏ専用端子２２をパフォーマンス・ボードのＭ個の第１Ｉ専用端子１６及びＭ個の第１Ｏ専用端子１７にそれぞれ接続する。
【００１２】
（５）請求項５の発明では、前記各測定回路８は、フォーマット制御回路と、そのフォーマット制御回路に制御されて、ＤＵＴのＩ／ＯピンまたはＩ専用ピンに対する試験波形をそれぞれ出力する第１、第２ドライバと、それら第１、第２ドライバのいずれか一方をフォーマット制御回路に接続するセレクタと、一端が第１ドライバの出力端子に接続された第２Ｉ／Ｏ伝送線路７と、一端が第２ドライバの出力端子に接続された第２Ｉ専用伝送線路３２と、第１ドライバの出力端子に接続され、ＤＵＴの応答波形を基準値と比較する比較器と、比較器の出力を期待値と比較するデジタル・コンペアとを具備する。
【００１３】
（６）請求項６の発明では、前記（５）において、前記パフォーマンス・ボードは、ピンエレクトロニクス・カードに接続するためのＮ個の第１Ｉ／Ｏ端子１１と、Ｍ個の第１Ｉ専用端子１６と、Ｍ個の第１Ｏ専用端子１７と、一端が第１Ｉ／Ｏ端子に、他端がＤＵＴのＩ／Ｏピンにそれぞれ接続されるＮ個の第１Ｉ／Ｏ伝送線路１２と、一端が第１Ｉ専用端子に、他端がＤＵＴのＩ専用ピンにそれぞれ接続されるＭ個の第１Ｉ専用伝送線路１８と、一端がＤＵＴのＯ専用ピンに、他端が第１Ｏ専用端子にそれぞれ接続されるＭ個の第１Ｏ専用伝送線路１９とを具備する。
【００１４】
（７）請求項７の発明では、前記（５）において、前記ピンエレクトロニクス・カードは、パフォーマンス・ボードと接続するための少くともＮ＋Ｍ個の第２Ｉ／Ｏ端子９と少くともＮ＋Ｍ個の第２Ｉ専用端子３１を具備する。
（８）請求項８の発明では、前記（６）及び（７）において、前記ピンエレクトロニクス・カードは、ＤＵＴのＮ個のＩ／Ｏピンの試験に対応して、Ｎ個の測定回路の第１ドライバをフォーマット制御回路に接続すると共に、対応するＮ個の第２Ｉ／Ｏ端子９をパフォーマンス・ボードのＮ個の第１Ｉ／Ｏ端子１１にそれぞれ接続し、ＤＵＴのＭ個のＩ専用ピン及びＭ個のＯ専用ピンの試験に対応して、Ｍ個の測定回路の第２ドライバを前記フォーマット制御回路に接続すると共に、対応するＭ個の第２Ｉ／Ｏ端子９及びＭ個の第２Ｉ専用端子３１をパフォーマンス・ボードのＭ個の第１Ｏ専用端子１７及びＭ個の第１Ｉ専用端子１６にそれぞれ接続する。
【００１５】
【発明の実施の形態】
図１は請求項１〜４の発明のＩ／Ｏコモン・Ｉ／Ｏスプリット切り換え方式による装置である。最初に、Ｉ／Ｏピン１３を測定する場合について説明する。まず、図１のようにＤＵＴ２と接続する。セレクタ２５により、デジタル・コンペア６に送られるコンパレータの出力は、常にコンパレータ４ａのみとしコンパレータ４ｂの出力は試験に影響しないようにしておく。
【００１６】
ＤＵＴ２がＩモードの時は、ドライバ３をイネーブルにし所定の信号を印加する。この時、コンパレータ４ａはディセーブル状態で比較判定は行われない。ＤＵＴ２がＯモードの時は、ドライバ３をディセーブル、コンパレータ４ａをイネーブルにし、ＤＵＴからの出力信号を受け取り、比較判定を行い、試験する。結局、Ｉ／Ｏコモン方式で試験した場合と同じである。
【００１７】
次に、Ｉ専用ピン１４とＯ専用ピン１５を試験する場合について説明する。まず、図１のようにＤＵＴ２と接続する。セレクタ２５により、デジタル・コンペア６に送られるコンパレータの出力は、常にコンパレータ４ｂのみとし、コンパレータ４ａの出力は試験に影響しないようにしておく。
ＤＵＴ２のＩ専用ピン１４には、ドライバ３を常にイネーブル状態にして所定の信号を印加する。Ｏ専用ピン１５に対して、コンパレータ４ｂを常にイネーブル状態にし、デバイスからの出力信号を受け取り、比較判定を行い、試験する。結局、Ｉ／Ｏスプリット方式で試験した場合と同じである。このように、Ｉ／ＯコモンとＩ／Ｏスプリット方式とのどちらで試験するか切り換える事が可能である。
【００１８】
Ｉ／Ｏピン１３に対しては、従来のＩ／Ｏコモン方式で測定し、従来のＩ／Ｏスプリット方式は用いていないので、Ｉ／Ｏスプリット方式を用いる場合のような測定精度が低下する問題はない。
次に、試験装置のコストについて説明する。図２に例として、信号数１０２４ピンのＤＵＴでＩ／Ｏピン、Ｉピン、Ｏピンの占有割合が異なる３ケースについて比較した。ケース１及びケース３は極めてまれな場合で、ケース２が現実に近い場合と考えられる。
【００１９】
ケース２の場合、本発明方式は、不経済で問題となっていた従来のＩ／Ｏコモン方式に比べて２０％程度コストを低減できる。これは、コスト比率の高いフォーマット制御回路やデジタル・コンペアの数量を、最もコストが小さいＩ／Ｏスプリット方式と同数で試験できるためである。
一方、本発明方式は従来のＩ／Ｏスプリット方式に比較し、ケース２の場合、５％程コストアップとなるが、しかしＩ／Ｏスプリット方式のようなＩ／Ｏピンに対する測定精度の低下する問題がない。
【００２０】
図３に示すのは請求項５〜８の実施例であり、各測定回路８にドライバを２個設け、セレクタで切換える構成としている。この場合も、Ｉ／Ｏピン１３に対しては従来のＩ／Ｏコモン方式と同じ測定が行え、Ｉ専用ピン１４、Ｏ専用ピン１５に対しては従来のＩ／Ｏスプリット方式と同じ測定が行え、図１の場合とほぼ同じ測定精度の向上と、コストの低減が図られる。
【００２１】
【発明の効果】
▲１▼ この発明では、従来のＩ／Ｏスプリット方式に対して、比較器とセレクタを追加するか、またはドライバとセレクタを追加し、ＤＵＴのＩ／Ｏピン１３を試験するか、Ｉ専用ピン１４とＯ専用ピン１５を試験するかによって、セレクタで２ケの比較器またはドライバを適宜選択することによって、従来のＩ／Ｏコモン方式より経済的な装置を実現できる。
【００２２】
▲２▼ この発明では、ＤＵＴのＩ／Ｏピンの測定に対しては従来のＩ／Ｏコモン方式と同じ測定を行うようにしたので、従来のＩ／Ｏスプリット方式のようにＩ／Ｏピンに他系統の伝送線路がぶらさがって波形が乱されるようなことはなく、従って測定精度が低下する恐れもない。
【図面の簡単な説明】
【図１】請求項１乃至４の実施例を示すブロック図。
【図２】この発明の図１の装置と従来の装置との経済比較の一例を示す図。
【図３】請求項５乃至８の発明の実施例を示すブロック図。
【図４】従来のＩ／Ｏコモン方式を用いたＩＣ試験装置のブロック図。
【図５】従来のＩ／Ｏスプリット方式を用いたＩＣ試験装置のブロック図。

Claims

Ｎ個のＩ／Ｏ（インプット／アウトプット）ピン、Ｍ個のＩ（インプット）専用ピン及びＭ個のＯ（アウトプット）専用ピンを有する被試験ＩＣ（以下ＤＵＴと言う）を着脱自在に実装するパフォーマンス・ボードと、
少くともＮ＋Ｍ個の測定回路を実装し、前記パフォーマンス・ボードに着脱自在に接続されるピンエレクトロニクス・カードを具備するＩＣ試験装置において、
前記ピンエレクトロニクス・カードは前記各測定回路（８）ごとに１つのＩ／Ｏ端子（９）と１つの専用端子（２２）が設けられ、
前記各測定回路（８）は、フォーマット制御回路と、
前記フォーマット制御回路に制御されて試験波形を出力するドライバと、
前記ドライバの出力側が前記ピンエレクトロニクス・カードのＩ／Ｏ端子（９）に接続され、
前記ドライバの出力側に入力側が接続され、ＤＵＴの応答波形を基準値と比較する第１比較器と、
入力側が前記ピンエレクトロニクス・カードの専用端子（２２）に接続され、ＤＵＴの応答波形を基準値と比較する第２比較器と、
前記第１、第２比較器の各出力のいずれか一方を選択するセレクタと、
そのセレクタの出力を期待値と比較するデジタル・コンペアとを具備することを特徴とするＩＣ試験装置。
前記パフォーマンス・ボードは、
前記ピンエレクトロニクス・カードに接続するためのＮ個の第１Ｉ／Ｏ端子（１１）と、Ｍ個の第１Ｉ専用端子（１６）と、Ｍ個の第１Ｏ専用端子（１７）と、
一端が前記第１Ｉ／Ｏ端子に、他端がＤＵＴのＩ／Ｏピンにそれぞれ接続されるＮ個の第１Ｉ／Ｏ伝送線路（１２）と、
一端が前記第１Ｉ専用端子に、他端がＤＵＴのＩ専用ピンにそれぞれ接続されるＭ個の第１Ｉ専用伝送線路（１８）と、
一端がＤＵＴのＯ専用ピンに、他端が前記第１Ｏ専用端子にそれぞれ接続されるＭ個の第１Ｏ専用伝送線路（１９）とを具備することを特徴とする請求項１記載のＩＣ試験装置。
前記ピンエレクトロニクス・カードは、前記パフォーマンス・ボードと接続するための少くともＮ＋Ｍ個の第２Ｉ／Ｏ端子（９）と少くともＮ＋Ｍ個の第２Ｏ専用端子（２２）を具備することを特徴とする請求項１記載のＩＣ試験装置。
前記ピンエレクトロニクス・カードは、ＤＵＴのＮ個のＩ／Ｏ端子の試験に対応して、前記Ｎ個の測定回路の前記第１比較器を前記デジタル・コンペアに接続すると共に、対応する前記Ｎ個の第２Ｉ／Ｏ端子（９）を前記パフォーマンス・ボードの前記Ｎ個の第１Ｉ／Ｏ端子（１１）にそれぞれ接続し、ＤＵＴの前記Ｍ個のＩ専用ピン及びＭ個のＯ専用ピンの試験に対応して、前記Ｍ個の測定回路の前記第２比較器を前記デジタル・コンペアに接続すると共に、対応する前記Ｍ個の第２Ｉ／Ｏ端子（９）及びＭ個の第２Ｏ専用端子（２２）をパフォーマンス・ボードのＭ個の第１Ｉ専用端子（１６）及びＭ個の第１Ｏ専用端子（１７）にそれぞれ接続することを特徴とする請求項２又は３記載のＩＣ試験装置。
Ｎ個のＩ／Ｏ（インプット／アウトプット）ピン、Ｍ個のＩ（インプット）専用ピン及びＭ個のＯ（アウトプット）専用ピンを有する被試験ＩＣ（以下ＤＵＴと言う）を着脱自在に実装するパフォーマンス・ボードと、
少くともＮ＋Ｍ個の測定回路を実装し、前記パフォーマンス・ボードに着脱自在に接続されるピンエレクトロニクス・カードを具備するＩＣ試験装置において、
前記ピンエレクトロニクス・カードは前記各測定回路（８）ごとに１つのＩ／Ｏ端子（９）と１つの専用端子（３１）が設けられ、
前記各測定回路（８）は、フォーマット制御回路と、
前記フォーマット制御回路に制御されて試験波形をそれぞれ出力する第１，２ドライバと、
前記第１ドライバの出力側が前記ピンエレクトロニクス・カードのＩ／Ｏ端子（９）に接続され、
前記第２ドライバの出力側が前記ピンエレクトロニクス・カードの専用端子（３１）に接続され、
前記第１ドライバの出力側に入力側が接続され、ＤＵＴの応答波形を基準値と比較する比較器と、
前記第１、第２ドライバの各入力側のいずれか一方を前記フォーマット制御回路に接続するセレクタと、
前記比較器の出力を期待値と比較するデジタル・コンペアとを具備することを特徴とするＩＣ試験装置。
前記パフォーマンス・ボードは、
前記ピンエレクトロニクス・カードに接続するためのＮ個の第１Ｉ／Ｏ端子（１１）と、Ｍ個の第１Ｉ専用端子（１６）と、Ｍ個の第１Ｏ専用端子（１７）と、
一端が前記第１Ｉ／Ｏ端子に、他端がＤＵＴのＩ／Ｏピンにそれぞれ接続されるＮ個の第１Ｉ／Ｏ伝送線路（１２）と、
一端が前記第１Ｉ専用端子に、他端がＤＵＴのＩ専用ピンにそれぞれ接続されるＭ個の第１Ｉ専用伝送線路（１８）と、
一端がＤＵＴのＯ専用ピンに、他端が前記第１Ｏ専用端子にそれぞれ接続されるＭ個の第１Ｏ専用伝送線路（１９）とを具備することを特徴とする請求項５記載のＩＣ試験装置。
前記ピンエレクトロニクス・カードは、前記パフォーマンス・ボードと接続するための少くともＮ＋Ｍ個の第２Ｉ／Ｏ端子（９）と少くともＮ＋Ｍ個の第２Ｉ専用端子（３１）を具備することを特徴とする請求項５記載のＩＣ試験装置。
前記ピンエレクトロニクス・カードは、ＤＵＴのＮ個のＩ／Ｏ端子の試験に対応して、前記Ｎ個の測定回路の前記第１ドライバを前記フォーマット制御回路に接続すると共に、対応する前記Ｎ個の第２Ｉ／Ｏ端子（９）を前記パフォーマンス・ボードの前記Ｎ個の第１Ｉ／Ｏ端子（１１）にそれぞれ接続し、ＤＵＴの前記Ｍ個のＩ専用ピン及びＭ個のＯ専用ピンの試験に対応して、前記Ｍ個の測定回路の前記第２ドライバを前記フォーマット制御回路に接続すると共に、対応する前記Ｍ個の第２Ｉ／Ｏ端子（９）及びＭ個の第２Ｉ専用端子（３１）をパフォーマンス・ボードのＭ個の第１Ｏ専用端子（１７）及びＭ個の第１Ｉ専用端子（１６）にそれぞれ接続することを特徴とする請求項６又は７記載のＩＣ試験装置。