JP2956913B2 - Ｉｃ試験装置 - Google Patents
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- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
Description
【０００１】
【産業上の利用分野】この発明は、１つのドライバの出
力で複数の被試験ＩＣ素子の入出力ピンを駆動し、これ
ら入出力ピンからの各出力を各別のコンパレータに取込
んで試験を行うＩＣ試験装置に関する。
力で複数の被試験ＩＣ素子の入出力ピンを駆動し、これ
ら入出力ピンからの各出力を各別のコンパレータに取込
んで試験を行うＩＣ試験装置に関する。
【０００２】
【従来の技術】規模の大きなＩＣ素子を試験する場合、
一連の試験に長い時間がかかる。このため効率的に試験
を行う点から複数の被試験ＩＣ素子を同時に試験するこ
とが考えられる。例えばメモリＩＣ素子の入力専用ピン
について１ボード上の１２８個のメモリＩＣ素子の各１
つの入力ピンに１つのドライバで同時に駆動することが
考えられる。このようにして試験を行えば一連の試験で
１２８個の素子を同時に試験することができるから、等
価的に試験時間が１２８分の１になったことになる。
一連の試験に長い時間がかかる。このため効率的に試験
を行う点から複数の被試験ＩＣ素子を同時に試験するこ
とが考えられる。例えばメモリＩＣ素子の入力専用ピン
について１ボード上の１２８個のメモリＩＣ素子の各１
つの入力ピンに１つのドライバで同時に駆動することが
考えられる。このようにして試験を行えば一連の試験で
１２８個の素子を同時に試験することができるから、等
価的に試験時間が１２８分の１になったことになる。
【０００３】しかし入出力ピンをもつＩＣ素子について
は、例えば図２Ａに示すように、１つのドライバ１１に
より複数の被試験ＩＣ素子１２1 〜１２n の各対応する
入出力ピンに試験パターンデータを入力し、またその入
出力ピンに得られた出力を各被試験ＩＣ素子１２1 〜１
２nごとにコンパレータ１３1 〜１３n で取込もうとし
ても、被試験ＩＣ素子１２1 〜１２n のその入出力ピン
が互いに短絡されているため、各被試験ＩＣ素子１２1
〜１２n の各出力を各別に判定することができない。
は、例えば図２Ａに示すように、１つのドライバ１１に
より複数の被試験ＩＣ素子１２1 〜１２n の各対応する
入出力ピンに試験パターンデータを入力し、またその入
出力ピンに得られた出力を各被試験ＩＣ素子１２1 〜１
２nごとにコンパレータ１３1 〜１３n で取込もうとし
ても、被試験ＩＣ素子１２1 〜１２n のその入出力ピン
が互いに短絡されているため、各被試験ＩＣ素子１２1
〜１２n の各出力を各別に判定することができない。
【０００４】このため従来においては被試験ＩＣ素子１
２1 〜１２n の各素子ごとに各別のドライバとコンパレ
ータとの組みを設け、同一ピンについては同一の試験パ
ターン信号を同時に与えて、これら複数のＩＣ素子１２
1 〜１２n を同時に試験していた。あるいは図２Ｂに示
すように複数の被試験ＩＣ素子１２1 〜１２n の対応す
る入出力ピンに共通のドライバ１１の出力側と共通のコ
ンパレータ１３の入力側とを接続し、被試験ＩＣ素子１
２1 〜１２n のチップセレクト端子をドライバ１４ 1 〜
１４n で各別に制御し、被試験ＩＣ素子１２1 〜１２n
を１つずつ順次イネーブルにして１個ずつ試験してい
る。
２1 〜１２n の各素子ごとに各別のドライバとコンパレ
ータとの組みを設け、同一ピンについては同一の試験パ
ターン信号を同時に与えて、これら複数のＩＣ素子１２
1 〜１２n を同時に試験していた。あるいは図２Ｂに示
すように複数の被試験ＩＣ素子１２1 〜１２n の対応す
る入出力ピンに共通のドライバ１１の出力側と共通のコ
ンパレータ１３の入力側とを接続し、被試験ＩＣ素子１
２1 〜１２n のチップセレクト端子をドライバ１４ 1 〜
１４n で各別に制御し、被試験ＩＣ素子１２1 〜１２n
を１つずつ順次イネーブルにして１個ずつ試験してい
る。
【０００５】
【発明が解決しようとする課題】各被試験ＩＣ素子の１
つの入出力ピンに各別のドライバ及びコンパレータの組
を接続する場合は、同時に試験する被試験ＩＣ素子の数
を例えば１２８個とすれば、１個ずつの試験と比較して
試験時間は１２８分の１に短縮されるが、被試験ＩＣ素
子が４Ｍ×４のメモリの場合、５１２個のドライバが必
要となり、ハードウエア規模が著しく大きくなる問題が
あった。一方図２Ｂに示す構成では試験時間の短縮には
ならない。
つの入出力ピンに各別のドライバ及びコンパレータの組
を接続する場合は、同時に試験する被試験ＩＣ素子の数
を例えば１２８個とすれば、１個ずつの試験と比較して
試験時間は１２８分の１に短縮されるが、被試験ＩＣ素
子が４Ｍ×４のメモリの場合、５１２個のドライバが必
要となり、ハードウエア規模が著しく大きくなる問題が
あった。一方図２Ｂに示す構成では試験時間の短縮には
ならない。
【０００６】
【課題を解決するための手段】この発明によれば１つの
ドライバの出力側が複数の被試験ＩＣ素子の対応する入
出力ピンにそれぞれ各別の負荷を通じて接続される。そ
のドライバには試験パターンデータと、入力か出力かを
決める入出力決定データとが入力され、被試験ＩＣ素子
に対する入力時、つまり入出力決定データが入力を示す
状態で、試験パターンデータに応じた２つのレベルの何
れかを出力し、被試験ＩＣ素子から出力される時、つま
り入出力決定データが出力を示す状態で第３レベルを出
力する。上記負荷は被試験ＩＣ素子に対し負荷として作
用するものである。また被試験ＩＣ素子のその入出力ピ
ンには各別のコンパレータの入力側が接続され、各出力
を各別に取込むことができるようにされる。
ドライバの出力側が複数の被試験ＩＣ素子の対応する入
出力ピンにそれぞれ各別の負荷を通じて接続される。そ
のドライバには試験パターンデータと、入力か出力かを
決める入出力決定データとが入力され、被試験ＩＣ素子
に対する入力時、つまり入出力決定データが入力を示す
状態で、試験パターンデータに応じた２つのレベルの何
れかを出力し、被試験ＩＣ素子から出力される時、つま
り入出力決定データが出力を示す状態で第３レベルを出
力する。上記負荷は被試験ＩＣ素子に対し負荷として作
用するものである。また被試験ＩＣ素子のその入出力ピ
ンには各別のコンパレータの入力側が接続され、各出力
を各別に取込むことができるようにされる。
【０００７】
【実施例】図１Ａにこの発明の実施例の要部を示す。ド
ライバ２１の出力側が、この発明では負荷２２1 〜２２
n をそれぞれ通じて複数の被試験ＩＣ素子１２1 〜１２
n の対応する入出力ピンに接続される。これら被試験Ｉ
Ｃ素子１２1 〜１２n の入出力ピンはそれぞれ各別のコ
ンパレータ１３1 〜１３n の入力側に接続される。
ライバ２１の出力側が、この発明では負荷２２1 〜２２
n をそれぞれ通じて複数の被試験ＩＣ素子１２1 〜１２
n の対応する入出力ピンに接続される。これら被試験Ｉ
Ｃ素子１２1 〜１２n の入出力ピンはそれぞれ各別のコ
ンパレータ１３1 〜１３n の入力側に接続される。
【０００８】ドライバ２１は３値ドライバであって、電
源電圧として高レベル電圧ＶＨと、低レベル電圧ＶＬ
と、第３レベルＶＴとが与えられている。またこのドラ
イバ２１の入力として試験パターンデータＰＡＴの他
に、入力か出力かを決める入出力決定データＩＯＤが入
力される。入出力決定データＩＯＤが入力を示す状態で
はドライバ２１は試験パターンデータＰＡＴが“１”で
高レベルＶＨを出力し、データＰＡＴが“０”で低レベ
ルＶＬを出力する。入出力決定データＩＯＤが出力を示
す状態ではドライバ２１は第３レベルＶＴを出力する。
負荷２２1 〜２２n は被試験ＩＣ素子１２1 〜１２n の
各負荷として作用するものである。
源電圧として高レベル電圧ＶＨと、低レベル電圧ＶＬ
と、第３レベルＶＴとが与えられている。またこのドラ
イバ２１の入力として試験パターンデータＰＡＴの他
に、入力か出力かを決める入出力決定データＩＯＤが入
力される。入出力決定データＩＯＤが入力を示す状態で
はドライバ２１は試験パターンデータＰＡＴが“１”で
高レベルＶＨを出力し、データＰＡＴが“０”で低レベ
ルＶＬを出力する。入出力決定データＩＯＤが出力を示
す状態ではドライバ２１は第３レベルＶＴを出力する。
負荷２２1 〜２２n は被試験ＩＣ素子１２1 〜１２n の
各負荷として作用するものである。
【０００９】被試験ＩＣ素子１２の出力電圧、出力電流
が決まると、負荷２２の抵抗値と第３レベル電圧ＶＴと
が決まる。つまり被試験ＩＣ素子１２の高レベル電流Ｉ
Ｈと低レベル電流ＩＬの規格から第３レベルＶＴと、負
荷２２の抵抗値ＲＬとが決められる。例えばＶＨ＝２．
４Ｖ、ＩＨ＝−５ｍＡ、ＶＬ＝０．４Ｖ、ＩＬ＝４．２
ｍＡとすると、出力が高レベルＶＨでＩＨが流れる条件
ＶＴ＝２．４Ｖ−ＲＬ×５ｍＡと、出力が低レベルＶＬ
でＩＬが流れる条件ＶＴ＝０．４Ｖ＋ＲＬ×４．２ｍＡ
とからＶＴ＝１．３１５Ｖ、ＲＬ＝２１７Ωとなる。こ
のドライバ２１の出力の状態の例を図１Ｂに示す。
が決まると、負荷２２の抵抗値と第３レベル電圧ＶＴと
が決まる。つまり被試験ＩＣ素子１２の高レベル電流Ｉ
Ｈと低レベル電流ＩＬの規格から第３レベルＶＴと、負
荷２２の抵抗値ＲＬとが決められる。例えばＶＨ＝２．
４Ｖ、ＩＨ＝−５ｍＡ、ＶＬ＝０．４Ｖ、ＩＬ＝４．２
ｍＡとすると、出力が高レベルＶＨでＩＨが流れる条件
ＶＴ＝２．４Ｖ−ＲＬ×５ｍＡと、出力が低レベルＶＬ
でＩＬが流れる条件ＶＴ＝０．４Ｖ＋ＲＬ×４．２ｍＡ
とからＶＴ＝１．３１５Ｖ、ＲＬ＝２１７Ωとなる。こ
のドライバ２１の出力の状態の例を図１Ｂに示す。
【００１０】この構成によれば、被試験ＩＣ素子１２1
〜１２nに対し、共通のドライバ２１により試験パター
ンデータを入力することができ、その入出力ピンからの
出力の取込み時には、ドライバ２１の出力が第３レベル
ＶＴとなり、被試験ＩＣ素子１２1 〜１２n の入出力ピ
ンが負荷２２1 〜２２n をそれぞれ通じて第３レベルＶ
Ｔ電位点となり、各負荷２２1 〜２２n にそれぞれ、素
子１２1 〜１２n に規定された電流が流れる構成となる
ため、ＩＣ素子１２1 〜１２n のこの入出力ピンのレベ
ルをそれぞれコンパレータ１３1 〜１３n で各別に取込
んで試験することができる。
〜１２nに対し、共通のドライバ２１により試験パター
ンデータを入力することができ、その入出力ピンからの
出力の取込み時には、ドライバ２１の出力が第３レベル
ＶＴとなり、被試験ＩＣ素子１２1 〜１２n の入出力ピ
ンが負荷２２1 〜２２n をそれぞれ通じて第３レベルＶ
Ｔ電位点となり、各負荷２２1 〜２２n にそれぞれ、素
子１２1 〜１２n に規定された電流が流れる構成となる
ため、ＩＣ素子１２1 〜１２n のこの入出力ピンのレベ
ルをそれぞれコンパレータ１３1 〜１３n で各別に取込
んで試験することができる。
【００１１】
【発明の効果】以上述べたようにこの発明によればドラ
イバから各別の負荷を通じて複数の被試験ＩＣ素子の入
出力ピンに試験パターンデータを同時に印加し、その入
出力ピンからの出力を取込む際はドライバ２１の出力が
第３レベルＶＴとなり、ＩＣ素子の出力に応じて各負荷
２２に規定の電流が流れるようになり、被試験ＩＣ素子
１２1 〜１２n の出力を各別に取込むことができる。こ
のため各被試験ＩＣ素子ごとに各別にドライバを設ける
必要がなく、例えば１２８個の被試験ＩＣ素子の１つの
入出力ピンに対し、１つのドライバで共通に駆動でき、
ハードウエアの規模をそれ程大きくすることなく、複数
のＩＣ素子を同時に試験することができ、１個ずつ試験
する場合と比較して試験時間を短縮することができる。
イバから各別の負荷を通じて複数の被試験ＩＣ素子の入
出力ピンに試験パターンデータを同時に印加し、その入
出力ピンからの出力を取込む際はドライバ２１の出力が
第３レベルＶＴとなり、ＩＣ素子の出力に応じて各負荷
２２に規定の電流が流れるようになり、被試験ＩＣ素子
１２1 〜１２n の出力を各別に取込むことができる。こ
のため各被試験ＩＣ素子ごとに各別にドライバを設ける
必要がなく、例えば１２８個の被試験ＩＣ素子の１つの
入出力ピンに対し、１つのドライバで共通に駆動でき、
ハードウエアの規模をそれ程大きくすることなく、複数
のＩＣ素子を同時に試験することができ、１個ずつ試験
する場合と比較して試験時間を短縮することができる。
【図１】Ａはこの発明の実施例の要部を示すブロック
図、Ｂはドライバ２１の出力状態の例を示す図である。
図、Ｂはドライバ２１の出力状態の例を示す図である。
【図２】Ａは入出力ピンをもつ被試験ＩＣ素子を複数同
時に、直接駆動では同時試験ができないことを示すブロ
ック図、Ｂはドライバ及びコンパレータを複数の被試験
ＩＣ素子に共通に使用する従来技術を示すブロック図で
ある。
時に、直接駆動では同時試験ができないことを示すブロ
ック図、Ｂはドライバ及びコンパレータを複数の被試験
ＩＣ素子に共通に使用する従来技術を示すブロック図で
ある。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193
Claims (1)
- 【請求項１】 １つのドライバの出力で複数の被試験Ｉ
Ｃ素子の入出力ピンを駆動し、これら入出力ピンからの
各出力を各別のコンパレータに取込んで試験を行うＩＣ
試験装置において、試験パターンデータと、入力か出力
かを決める入出力決定データとが与えられ、その入出力
決定データが入力を示す状態で上記試験パターンデータ
に応じた２つのレベルの何れかを出力し、上記入出力決
定データが出力を示す状態で第３レベルを出力する上記
ドライバと、そのドライバの出力側と複数の被試験ＩＣ
素子の対応する入出力ピンとの間にそれぞれ接続され、
これら被試験ＩＣ素子に対する負荷と、上記複数の被試
験ＩＣ素子の上記入出力ピンにそれぞれ接続された複数
の上記コンパレータと、を具備することを特徴とするＩ
Ｃ試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110483A JP2956913B2 (ja) | 1991-05-15 | 1991-05-15 | Ｉｃ試験装置 |
| US07/881,668 US5241264A (en) | 1991-05-15 | 1992-05-12 | IC test apparatus |
| KR1019920008060A KR960003363B1 (ko) | 1991-05-15 | 1992-05-13 | Ic 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110483A JP2956913B2 (ja) | 1991-05-15 | 1991-05-15 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04339281A JPH04339281A (ja) | 1992-11-26 |
| JP2956913B2 true JP2956913B2 (ja) | 1999-10-04 |
Family
ID=14536876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110483A Expired - Fee Related JP2956913B2 (ja) | 1991-05-15 | 1991-05-15 | Ｉｃ試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5241264A (ja) |
| JP (1) | JP2956913B2 (ja) |
| KR (1) | KR960003363B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19616627A1 (de) * | 1996-04-26 | 1997-11-06 | Dynamit Nobel Ag | Anzündmischungen |
| JP3672136B2 (ja) * | 1996-10-04 | 2005-07-13 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| US6292415B1 (en) | 1999-09-28 | 2001-09-18 | Aehr Test Systems, Inc. | Enhancements in testing devices on burn-in boards |
| JP3950646B2 (ja) | 2001-05-21 | 2007-08-01 | 株式会社日立製作所 | 負荷電流出力回路一体形ドライバ回路及、それを備えたピンエレクトロニクスｉｃ及びｉｃテスタ |
| US6724210B2 (en) * | 2001-08-22 | 2004-04-20 | International Business Machines Corporation | Method and apparatus for reduced pin count package connection verification |
| JP5863011B2 (ja) | 2011-03-10 | 2016-02-16 | 株式会社リコー | 画像形成装置 |
| US10132860B2 (en) * | 2016-10-28 | 2018-11-20 | Nxp Usa, Inc. | Systems and methods for testing package assemblies |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4236246A (en) * | 1978-11-03 | 1980-11-25 | Genrad, Inc. | Method of and apparatus for testing electronic circuit assemblies and the like |
| US4348759A (en) * | 1979-12-17 | 1982-09-07 | International Business Machines Corporation | Automatic testing of complex semiconductor components with test equipment having less channels than those required by the component under test |
| JPS5873881A (ja) * | 1981-10-29 | 1983-05-04 | Advantest Corp | Ｉｃテスタ |
| JPS58158566A (ja) * | 1982-03-17 | 1983-09-20 | Hitachi Ltd | 検査装置 |
| US4571724A (en) * | 1983-03-23 | 1986-02-18 | Data I/O Corporation | System for testing digital logic devices |
| US4637020A (en) * | 1983-08-01 | 1987-01-13 | Fairchild Semiconductor Corporation | Method and apparatus for monitoring automated testing of electronic circuits |
| JPH0743413B2 (ja) * | 1984-05-09 | 1995-05-15 | 三菱電機株式会社 | 半導体試験装置 |
| US4743842A (en) * | 1987-03-11 | 1988-05-10 | Grumman Aerospace Corporation | Tri-state circuit tester |
| US4814638A (en) * | 1987-06-08 | 1989-03-21 | Grumman Aerospace Corporation | High speed digital driver with selectable level shifter |
| US4908576A (en) * | 1987-09-08 | 1990-03-13 | Jackson Daniel K | System for printed circuit board testing |
| US5101153A (en) * | 1991-01-09 | 1992-03-31 | National Semiconductor Corporation | Pin electronics test circuit for IC device testing |
-
1991
- 1991-05-15 JP JP3110483A patent/JP2956913B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-12 US US07/881,668 patent/US5241264A/en not_active Expired - Lifetime
- 1992-05-13 KR KR1019920008060A patent/KR960003363B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5241264A (en) | 1993-08-31 |
| KR920021995A (ko) | 1992-12-19 |
| JPH04339281A (ja) | 1992-11-26 |
| KR960003363B1 (ko) | 1996-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |
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