JP2960247B2 - 集積回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、入力レベルを検査する
ための入力レベル検査用論理回路を備えた集積回路に関
する。
ための入力レベル検査用論理回路を備えた集積回路に関
する。
【０００２】
【従来の技術】従来、集積回路の各入力端子にどれくら
いの電圧レベルが入力されれば該集積回路の入力信号と
して受付けられたかを示す入力レベルの検査を行う場
合、集積回路の種類が変わる毎に作成した入力テストパ
ターンを、集積回路の各入力端子に入力して、各出力端
子から所望の信号パターンが出力されるか否かを判断し
ている。
いの電圧レベルが入力されれば該集積回路の入力信号と
して受付けられたかを示す入力レベルの検査を行う場
合、集積回路の種類が変わる毎に作成した入力テストパ
ターンを、集積回路の各入力端子に入力して、各出力端
子から所望の信号パターンが出力されるか否かを判断し
ている。
【０００３】また、各入力端子に接続された入力バッフ
ァがヒステリシス特性を有する場合、１つの入力端子毎
に入力バッファの入力および出力に測定プローブを当て
て各入力端子の入力レベル検査やヒステリシス幅検査を
行っている。
ァがヒステリシス特性を有する場合、１つの入力端子毎
に入力バッファの入力および出力に測定プローブを当て
て各入力端子の入力レベル検査やヒステリシス幅検査を
行っている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
入力レベル検査方法では、集積回路の種類が変わる毎
に、入力レベル検査用のテストパターンを作成する必要
があり、そのために膨大な時間と労力がかかり、集積回
路が大規模になるにしたがって、作成すべきテストパタ
ーンが複雑で大規模なものとなるという課題がある。
入力レベル検査方法では、集積回路の種類が変わる毎
に、入力レベル検査用のテストパターンを作成する必要
があり、そのために膨大な時間と労力がかかり、集積回
路が大規模になるにしたがって、作成すべきテストパタ
ーンが複雑で大規模なものとなるという課題がある。
【０００５】また、各入力端子に接続された入力バッフ
ァがヒステリシス特性を有する場合は、入力端子の数が
多くなるにつれて検査回数が多くなるため、集積回路が
大規模化するにつれて検査時間が長くなり、集積回路の
製品コストのうち検査コストが占める割合が増加すると
いう課題がある。
ァがヒステリシス特性を有する場合は、入力端子の数が
多くなるにつれて検査回数が多くなるため、集積回路が
大規模化するにつれて検査時間が長くなり、集積回路の
製品コストのうち検査コストが占める割合が増加すると
いう課題がある。
【０００６】本発明の目的は、前述した課題を解決する
ため、多くの種類の集積回路に適用可能であって、集積
回路毎の入力テストパターンの作成が不要となる入力レ
ベル検査用論理回路を備えた集積回路を提供することで
ある。
ため、多くの種類の集積回路に適用可能であって、集積
回路毎の入力テストパターンの作成が不要となる入力レ
ベル検査用論理回路を備えた集積回路を提供することで
ある。
【０００７】
【課題を解決するための手段】本発明は、入力端子およ
び出力端子と、前記入力端子に接続された回路形式の異
なる複数の入力バッファとを有する集積回路において、
検査対象である回路形式の複数の前記入力バッファおよ
び検査対象外である回路形式の入力バッファの出力の全
てがハイレベルまたはローレベルであるときと、検査対
象である回路形式の複数の前記入力バッファおよび検査
対象外である回路形式の入力バッファの出力がハイレベ
ルとローレベルの混在であるときとで、レベルの異なる
信号を出力する入力レベル検査用論理回路を備えたこと
を特徴とする集積回路である。
び出力端子と、前記入力端子に接続された回路形式の異
なる複数の入力バッファとを有する集積回路において、
検査対象である回路形式の複数の前記入力バッファおよ
び検査対象外である回路形式の入力バッファの出力の全
てがハイレベルまたはローレベルであるときと、検査対
象である回路形式の複数の前記入力バッファおよび検査
対象外である回路形式の入力バッファの出力がハイレベ
ルとローレベルの混在であるときとで、レベルの異なる
信号を出力する入力レベル検査用論理回路を備えたこと
を特徴とする集積回路である。
【０００８】
【作用】本発明に従えば、入力レベル検査用論理回路
は、検査対象である回路形式の複数の前記入力バッファ
および検査対象外である回路形式の入力バッファの出力
の全てがハイレベルまたはローレベルであるときと、検
査対象である回路形式の複数の前記入力バッファおよび
検査対象外である回路形式の入力バッファの出力がハイ
レベルとローレベルの混在であるときとで、レベルの異
なる信号を出力するように構成されており、入力レベル
検査用論理回路の出力が変化した時点での、各入力端子
に印加された電圧を測定することによって、複数の入力
端子の入力レベル検査を同時に行うことができる。ま
た、各入力バッファ毎に、検査対象である回路形式の各
入力バッファの出力と検査対象外である回路形式の入力
バッファの出力とを比較することによって、検査対象で
ある入力バッファのうちヒステリシス入出力特性の反転
レベルのワースト値（第１入力閾値が最も高い値および
第２入力閾値が最も低い値）を検出することができる。
は、検査対象である回路形式の複数の前記入力バッファ
および検査対象外である回路形式の入力バッファの出力
の全てがハイレベルまたはローレベルであるときと、検
査対象である回路形式の複数の前記入力バッファおよび
検査対象外である回路形式の入力バッファの出力がハイ
レベルとローレベルの混在であるときとで、レベルの異
なる信号を出力するように構成されており、入力レベル
検査用論理回路の出力が変化した時点での、各入力端子
に印加された電圧を測定することによって、複数の入力
端子の入力レベル検査を同時に行うことができる。ま
た、各入力バッファ毎に、検査対象である回路形式の各
入力バッファの出力と検査対象外である回路形式の入力
バッファの出力とを比較することによって、検査対象で
ある入力バッファのうちヒステリシス入出力特性の反転
レベルのワースト値（第１入力閾値が最も高い値および
第２入力閾値が最も低い値）を検出することができる。
【０００９】
【実施例】図１は、本発明の一実施例である集積回路の
概略的な回路構成図である。
概略的な回路構成図である。
【００１０】集積回路１は、複数の入力信号に基づいて
所定の論理演算やデータ処理を行ってその信号を出力す
る基本論理回路２と、入力レベル検査用論理回路３と、
入力端子２１〜３４，６３，６４と、出力端子５１〜６
２と、入出力端子１０〜１３，４１〜４４と、入力バッ
ファ１１ａ，２１ａ〜３４ａと、出力バッファ１１ｂな
どから構成される。
所定の論理演算やデータ処理を行ってその信号を出力す
る基本論理回路２と、入力レベル検査用論理回路３と、
入力端子２１〜３４，６３，６４と、出力端子５１〜６
２と、入出力端子１０〜１３，４１〜４４と、入力バッ
ファ１１ａ，２１ａ〜３４ａと、出力バッファ１１ｂな
どから構成される。
【００１１】基本論理回路２は、各入力バッファの出力
信号ｓ１１，ｓ２１〜ｓ３４，ｓ６３，ｓ６４が入力さ
れるとともに得られた演算結果が個々の出力バッファを
介して、各出力端子へ出力される。
信号ｓ１１，ｓ２１〜ｓ３４，ｓ６３，ｓ６４が入力さ
れるとともに得られた演算結果が個々の出力バッファを
介して、各出力端子へ出力される。
【００１２】入力バッファおよび出力バッファは、ＴＴ
Ｌ(Transistor Transistor Logic）、ＥＣＬ（Emitter
Coupled Logic）、ＣＭＯＳ（Complementary Metal Oxi
deSemiconductor）、バイポーラＣＭＯＳ（Bipolar Ｃ
ＭＯＳ）などの回路形式で実現されるバッファであり、
論理が逆のインバータ（ＮＯＴ素子）でも構わない。ま
た、信号の入力および出力が兼用される入出力端子１１
には、３ステートバッファ１１ａ，１１ｂが接続され
る。
Ｌ(Transistor Transistor Logic）、ＥＣＬ（Emitter
Coupled Logic）、ＣＭＯＳ（Complementary Metal Oxi
deSemiconductor）、バイポーラＣＭＯＳ（Bipolar Ｃ
ＭＯＳ）などの回路形式で実現されるバッファであり、
論理が逆のインバータ（ＮＯＴ素子）でも構わない。ま
た、信号の入力および出力が兼用される入出力端子１１
には、３ステートバッファ１１ａ，１１ｂが接続され
る。
【００１３】入力レベル検査の対象となる複数の入力バ
ッファ２３ａ〜３０ａの出力信号ｓ２３〜ｓ３０は、基
本論理回路２へ入力されるとともに、入力レベル検査用
論理回路３へも入力される。
ッファ２３ａ〜３０ａの出力信号ｓ２３〜ｓ３０は、基
本論理回路２へ入力されるとともに、入力レベル検査用
論理回路３へも入力される。
【００１４】入力レベル検査用論理回路３は、複数の入
力信号のうち、全てが同じ信号レベルであるときと、１
つでもレベルが異なるときとで、レベルの異なる信号を
出力する論理構成が採られている。
力信号のうち、全てが同じ信号レベルであるときと、１
つでもレベルが異なるときとで、レベルの異なる信号を
出力する論理構成が採られている。
【００１５】図示したものは、その一例であって、信号
ｓ２３〜ｓ２９は対応した排他的ＮＯＲ素子４ａ〜４ｇ
に入力され、信号ｓ３０は全ての排他的ＮＯＲ素子４ａ
〜４ｇに入力される。
ｓ２３〜ｓ２９は対応した排他的ＮＯＲ素子４ａ〜４ｇ
に入力され、信号ｓ３０は全ての排他的ＮＯＲ素子４ａ
〜４ｇに入力される。
【００１６】排他的ＮＯＲ素子４ａ〜４ｇの出力は、Ａ
ＮＤ素子５ａ〜５ｆの組み合わせによって論理積が計算
され、信号Ｑ６１として出力端子６１に出力される。な
お、検査対象となる入力バッファの数に応じて、使用す
る排他的ＮＯＲ素子およびＡＮＤ素子の数が変わる。
ＮＤ素子５ａ〜５ｆの組み合わせによって論理積が計算
され、信号Ｑ６１として出力端子６１に出力される。な
お、検査対象となる入力バッファの数に応じて、使用す
る排他的ＮＯＲ素子およびＡＮＤ素子の数が変わる。
【００１７】次に、集積回路１の入力レベルの検査手順
について説明する。
について説明する。
【００１８】ここでは、入力バッファ２３ａ〜２５ａ，
３０ａがＴＴＬの回路形式で実現され、一方、入力バッ
ファ２６ａ〜２９ａがＣＭＯＳの回路形式で実現され、
かつヒステリシスの入出力特性を有する構成の例を用い
て説明する。
３０ａがＴＴＬの回路形式で実現され、一方、入力バッ
ファ２６ａ〜２９ａがＣＭＯＳの回路形式で実現され、
かつヒステリシスの入出力特性を有する構成の例を用い
て説明する。
【００１９】図２は、ヒステリシス入出力特性を有する
グラフの一例であって、図２（ａ）がバッファであり、
図２（ｂ）はインバータである。
グラフの一例であって、図２（ａ）がバッファであり、
図２（ｂ）はインバータである。
【００２０】以下、入力バッファの入力が高い電圧から
低い電圧に変化する場合に出力が反転する第１入力閾値
Ｖｂを測定する手順を説明する。
低い電圧に変化する場合に出力が反転する第１入力閾値
Ｖｂを測定する手順を説明する。
【００２１】まず、検査対象外の入力バッファ２３ａ〜
２５ａ，３０ａが接続された入力端子２３〜２５，３０
には、充分高い電圧を入力して、信号ｓ２３〜ｓ２５，
ｓ３０をＨ（ハイレベル）に固定する。
２５ａ，３０ａが接続された入力端子２３〜２５，３０
には、充分高い電圧を入力して、信号ｓ２３〜ｓ２５，
ｓ３０をＨ（ハイレベル）に固定する。
【００２２】次に、検査対象となる入力バッファ２６ａ
〜２９ａが接続されている入力端子２６〜２９の全部
に、任意波形の出力が可能なアナログ信号発生器などを
用いて、充分高い電圧Ｖｄから徐々に低くなる信号を入
力する。このとき、各排他的ＮＯＲ素子４ａ〜４ｇの２
つの入力はどちらもＨであり、ＡＮＤ素子５ｆの出力信
号Ｑ６１はＨである。
〜２９ａが接続されている入力端子２６〜２９の全部
に、任意波形の出力が可能なアナログ信号発生器などを
用いて、充分高い電圧Ｖｄから徐々に低くなる信号を入
力する。このとき、各排他的ＮＯＲ素子４ａ〜４ｇの２
つの入力はどちらもＨであり、ＡＮＤ素子５ｆの出力信
号Ｑ６１はＨである。
【００２３】入力端子２６〜２９への印加電圧を徐々に
低下していくと、入力バッファ２６ａ〜２９ａのうち、
最も高い第１入力閾値Ｖｂを有するものが出力反転す
る。たとえば、入力バッファ２７ａの第１入力閾値Ｖｂ
が最も高いと仮定すると、排他的ＮＯＲ素子４ｅの入力
の一方がレベル反転することになり、排他的ＮＯＲ素子
４ｅの出力はＬ（ローレベル）に変化する。そして、Ａ
ＮＤ素子５ｄの出力はＬに変化して、信号Ｑ６１はＬに
反転する。したがって、出力端子６１の出力が反転した
時点での入力端子２６〜２９に印加されている入力電圧
を測定することによって、入力端子２６〜２９の中で最
も高い第１入力閾値Ｖｂを知ることができる。
低下していくと、入力バッファ２６ａ〜２９ａのうち、
最も高い第１入力閾値Ｖｂを有するものが出力反転す
る。たとえば、入力バッファ２７ａの第１入力閾値Ｖｂ
が最も高いと仮定すると、排他的ＮＯＲ素子４ｅの入力
の一方がレベル反転することになり、排他的ＮＯＲ素子
４ｅの出力はＬ（ローレベル）に変化する。そして、Ａ
ＮＤ素子５ｄの出力はＬに変化して、信号Ｑ６１はＬに
反転する。したがって、出力端子６１の出力が反転した
時点での入力端子２６〜２９に印加されている入力電圧
を測定することによって、入力端子２６〜２９の中で最
も高い第１入力閾値Ｖｂを知ることができる。
【００２４】次に、入力バッファの入力が低い電圧から
高い電圧に変化する場合に出力が反転する第２入力閾値
Ｖｃを測定する手順を説明する。
高い電圧に変化する場合に出力が反転する第２入力閾値
Ｖｃを測定する手順を説明する。
【００２５】まず、検査対象外の入力バッファ２３ａ〜
２５ａ，３０ａが接続された入力端子２３〜２５，３０
には、充分低い電圧を入力して、信号ｓ２３〜ｓ２５，
ｓ３０をＬに固定する。
２５ａ，３０ａが接続された入力端子２３〜２５，３０
には、充分低い電圧を入力して、信号ｓ２３〜ｓ２５，
ｓ３０をＬに固定する。
【００２６】次に、検査対象となる入力バッファ２６ａ
〜２９ａが接続されている入力端子２６〜２９の全部
に、アナログ信号発生器などを用いて、充分低い電圧Ｖ
ａから徐々に高くなる信号を入力する。このとき、各排
他的ＮＯＲ素子４ａ〜４ｇの２つの入力はどちらもＬで
あって、その各出力はＨとなり、ＡＮＤ素子５ｆの出力
信号Ｑ６１はＨである。
〜２９ａが接続されている入力端子２６〜２９の全部
に、アナログ信号発生器などを用いて、充分低い電圧Ｖ
ａから徐々に高くなる信号を入力する。このとき、各排
他的ＮＯＲ素子４ａ〜４ｇの２つの入力はどちらもＬで
あって、その各出力はＨとなり、ＡＮＤ素子５ｆの出力
信号Ｑ６１はＨである。
【００２７】入力端子２６〜２９への印加電圧を徐々に
上昇していくと、入力バッファ２６ａ〜２９ａのうち、
最も低い第２入力閾値Ｖｃを有するものが出力反転す
る。たとえば、入力バッファ２９ａの第２入力閾値Ｖｃ
が最も低いと仮定すると、排他的ＮＯＲ素子４ｇの入力
の一方がレベル反転することになり、排他的ＮＯＲ素子
４ｇの出力はＬに変化する。そして、ＡＮＤ素子５ｆの
出力はＬに変化して、信号Ｑ６１はＬに反転する。した
がって、出力端子６１の出力が反転した時点での入力端
子２６〜２９に印加されている入力電圧を測定すること
によって、入力端子２６〜２９の中で最も低い第２入力
閾値Ｖｃを知ることができる。
上昇していくと、入力バッファ２６ａ〜２９ａのうち、
最も低い第２入力閾値Ｖｃを有するものが出力反転す
る。たとえば、入力バッファ２９ａの第２入力閾値Ｖｃ
が最も低いと仮定すると、排他的ＮＯＲ素子４ｇの入力
の一方がレベル反転することになり、排他的ＮＯＲ素子
４ｇの出力はＬに変化する。そして、ＡＮＤ素子５ｆの
出力はＬに変化して、信号Ｑ６１はＬに反転する。した
がって、出力端子６１の出力が反転した時点での入力端
子２６〜２９に印加されている入力電圧を測定すること
によって、入力端子２６〜２９の中で最も低い第２入力
閾値Ｖｃを知ることができる。
【００２８】図３は、入力端子２６〜２９の入力レベル
の一例を示したグラフである。
の一例を示したグラフである。
【００２９】各入力端子２６〜２９は、入力バッファ２
６ａ〜２９ａのヒステリシス入出力特性に応じて、固有
の第１入力閾値Ｖｂ２６〜Ｖｂ２９および第２入力閾値
Ｖｃ２６〜Ｖｃ２９を有しており、前述した検査手順に
よって、入力端子２７の第１入力閾値Ｖｂ２７が当該集
積回路１の第１入力閾値Ｖｂとして測定され、入力端子
２９の第２入力閾値Ｖｃ２９が、当該集積回路１の第２
入力閾値Ｖｃとして測定されたことになる。また、当該
集積回路１のヒステリシス幅は、（Ｖｃ−Ｖｂ）として
定義される。
６ａ〜２９ａのヒステリシス入出力特性に応じて、固有
の第１入力閾値Ｖｂ２６〜Ｖｂ２９および第２入力閾値
Ｖｃ２６〜Ｖｃ２９を有しており、前述した検査手順に
よって、入力端子２７の第１入力閾値Ｖｂ２７が当該集
積回路１の第１入力閾値Ｖｂとして測定され、入力端子
２９の第２入力閾値Ｖｃ２９が、当該集積回路１の第２
入力閾値Ｖｃとして測定されたことになる。また、当該
集積回路１のヒステリシス幅は、（Ｖｃ−Ｖｂ）として
定義される。
【００３０】なお、１つの入力端子について個別に入力
レベルを検査する場合は、前述した検査手順を入力端子
１つ毎に実施すれば足りる。
レベルを検査する場合は、前述した検査手順を入力端子
１つ毎に実施すれば足りる。
【００３１】このように、複数の入力端子を同時に入力
レベル検査して得られたヒステリシス幅（Ｖｃ−Ｖｄ）
は、各入力端子のヒステリシス幅以下となるため、（Ｖ
ｃ−Ｖｄ）の値が当該集積回路の仕様値を満足していれ
ば、各入力端子の全てが検査合格となる。
レベル検査して得られたヒステリシス幅（Ｖｃ−Ｖｄ）
は、各入力端子のヒステリシス幅以下となるため、（Ｖ
ｃ−Ｖｄ）の値が当該集積回路の仕様値を満足していれ
ば、各入力端子の全てが検査合格となる。
【００３２】次に、ＴＴＬの回路形式で実現される入力
バッファ２３ａ〜２５ａ，３０ａの入力レベル検査手順
について説明する。
バッファ２３ａ〜２５ａ，３０ａの入力レベル検査手順
について説明する。
【００３３】図４は、ヒステリシスを持たないＴＴＬの
入出力特性を示すグラフの一例であって、図４（ａ）は
バッファであり、図４（ｂ）はインバータである。
入出力特性を示すグラフの一例であって、図４（ａ）は
バッファであり、図４（ｂ）はインバータである。
【００３４】図２に示したグラフとは異なり、入力電圧
が第１入力閾値Ｖβと第２入力閾値Ｖγの間の電圧であ
る場合は、出力がＨまたはＬのどちらにも確定しない中
間値を出力する。したがって、論理信号の安定化のため
に当該集積回路の入力レベルの検査基準を決定するに
は、第１入力閾値Ｖβの最も低い電圧および第２入力閾
値Ｖγの最も高い電圧を採用する必要がある。
が第１入力閾値Ｖβと第２入力閾値Ｖγの間の電圧であ
る場合は、出力がＨまたはＬのどちらにも確定しない中
間値を出力する。したがって、論理信号の安定化のため
に当該集積回路の入力レベルの検査基準を決定するに
は、第１入力閾値Ｖβの最も低い電圧および第２入力閾
値Ｖγの最も高い電圧を採用する必要がある。
【００３５】以下、入力バッファの入力が低い電圧から
高い電圧に変化する場合に、出力レベルを変化する第２
入力閾値Ｖγを測定する手順を説明する。
高い電圧に変化する場合に、出力レベルを変化する第２
入力閾値Ｖγを測定する手順を説明する。
【００３６】前述と同様に、まず検査対象外の入力バッ
ファ２６ａ〜２９ａが接続された入力端子２６〜２９に
充分高い電圧を入力して、信号ｓ２６〜ｓ２９をＨに固
定する。
ファ２６ａ〜２９ａが接続された入力端子２６〜２９に
充分高い電圧を入力して、信号ｓ２６〜ｓ２９をＨに固
定する。
【００３７】次に、検査対象となる入力バッファ２３ａ
〜２５ａ，３０ａが接続されている入力端子２３〜２
５，３０ａの全部に、アナログ信号発生器などを用い
て、充分低い電圧Ｖαから徐々に高くなる信号を入力す
る。このとき、排他的ＮＯＲ素子４ａ〜４ｃの２つの入
力はどちらもＬであり、その出力はＨとなる。また、排
他的ＮＯＲ素子４ｄ〜４ｇの入力の一方はＬで他方はＨ
であり、その出力はＬとなる。したがって、ＡＮＤ素子
５ｆの出力信号Ｑ６１はＬである。
〜２５ａ，３０ａが接続されている入力端子２３〜２
５，３０ａの全部に、アナログ信号発生器などを用い
て、充分低い電圧Ｖαから徐々に高くなる信号を入力す
る。このとき、排他的ＮＯＲ素子４ａ〜４ｃの２つの入
力はどちらもＬであり、その出力はＨとなる。また、排
他的ＮＯＲ素子４ｄ〜４ｇの入力の一方はＬで他方はＨ
であり、その出力はＬとなる。したがって、ＡＮＤ素子
５ｆの出力信号Ｑ６１はＬである。
【００３８】入力端子２３〜２５，３０への印加電圧を
徐々に上昇していくと、まず入力バッファ２３ａ〜２５
ａ，３０のうち、最も低い第２入力閾値Ｖγを有するも
のが出力を反転する。たとえば、入力バッファ３０ａの
第２入力閾値Ｖγが最も低いと仮定すると、排他的ＮＯ
Ｒ素子４ｄ〜４ｇの入力の一方が反転することになり、
排他的ＮＯＲ素子４ｄ〜４ｇの出力はＬからＨに変化す
る。一方、その他の入力バッファ２３ａ〜２５ａの出力
は未だ反転せず、入力バッファ３０ａの出力がＬからＨ
に反転するため、排他的ＮＯＲ素子４ａ〜４ｃの出力は
ＨからＬへ反転する。そのため、ＡＮＤ素子５ｆの出力
信号Ｑ６１はＬの状態を保っている。
徐々に上昇していくと、まず入力バッファ２３ａ〜２５
ａ，３０のうち、最も低い第２入力閾値Ｖγを有するも
のが出力を反転する。たとえば、入力バッファ３０ａの
第２入力閾値Ｖγが最も低いと仮定すると、排他的ＮＯ
Ｒ素子４ｄ〜４ｇの入力の一方が反転することになり、
排他的ＮＯＲ素子４ｄ〜４ｇの出力はＬからＨに変化す
る。一方、その他の入力バッファ２３ａ〜２５ａの出力
は未だ反転せず、入力バッファ３０ａの出力がＬからＨ
に反転するため、排他的ＮＯＲ素子４ａ〜４ｃの出力は
ＨからＬへ反転する。そのため、ＡＮＤ素子５ｆの出力
信号Ｑ６１はＬの状態を保っている。
【００３９】さらに、入力端子２３〜２５，３０への印
加電圧を徐々に上昇していくと、入力バッファ２３ａ〜
２５ａ，３０ａのうち２番目に低い第２入力閾値Ｖγを
有するものが出力を反転する。上述の例において、入力
バッファ２３ａの第２入力閾値Ｖγが２番目に低いと仮
定すると、排他的ＮＯＲ素子４ａの入力の両方がＨとな
るため、排他的ＮＯＲ素子４ａの出力は再びＬからＨへ
反転する。
加電圧を徐々に上昇していくと、入力バッファ２３ａ〜
２５ａ，３０ａのうち２番目に低い第２入力閾値Ｖγを
有するものが出力を反転する。上述の例において、入力
バッファ２３ａの第２入力閾値Ｖγが２番目に低いと仮
定すると、排他的ＮＯＲ素子４ａの入力の両方がＨとな
るため、排他的ＮＯＲ素子４ａの出力は再びＬからＨへ
反転する。
【００４０】このようにして、入力端子２３〜２５，３
０への印加電圧は徐々に上昇して、入力バッファ２１ａ
〜２５ａ，３０ａのうち最も高い第２入力閾値Ｖγを有
するものが出力を反転したとき、各排他的ＮＯＲ素子４
ａ〜４ｇの入力の全てがＨとなって、ＡＮＤ素子５ｆの
出力信号Ｑ６１はＬから、Ｈに反転する。したがって、
入力端子６１の出力がＬからＨへ反転した時点での入力
端子２３〜２５，３０に印加されている入力電圧を測定
することによって、入力端子２３〜２５，３０のうちで
最も高い第２入力閾値Ｖγを知ることができる。
０への印加電圧は徐々に上昇して、入力バッファ２１ａ
〜２５ａ，３０ａのうち最も高い第２入力閾値Ｖγを有
するものが出力を反転したとき、各排他的ＮＯＲ素子４
ａ〜４ｇの入力の全てがＨとなって、ＡＮＤ素子５ｆの
出力信号Ｑ６１はＬから、Ｈに反転する。したがって、
入力端子６１の出力がＬからＨへ反転した時点での入力
端子２３〜２５，３０に印加されている入力電圧を測定
することによって、入力端子２３〜２５，３０のうちで
最も高い第２入力閾値Ｖγを知ることができる。
【００４１】次に、入力バッファの入力が高い電圧から
低い電圧に変化する場合に出力レベルが反転する第１入
力閾値Ｖβを測定する手順を説明する。
低い電圧に変化する場合に出力レベルが反転する第１入
力閾値Ｖβを測定する手順を説明する。
【００４２】前述と同様に、まず、検査対象外の入力バ
ッファ２６ａ〜２９ａが接続された入力端子２６〜２９
に充分低い電圧を入力して、信号ｓ２６〜ｓ２９をＬに
固定する。
ッファ２６ａ〜２９ａが接続された入力端子２６〜２９
に充分低い電圧を入力して、信号ｓ２６〜ｓ２９をＬに
固定する。
【００４３】次に、検査対象となる入力バッファ２３ａ
〜２５ａ，３０ａが接続されている入力端子２３〜２
５，３０の全てに、アナログ信号発生器などを用いて、
充分高い電圧Ｖδから徐々に低くなる信号を入力する。
このとき、排他的ＮＯＲ素子４ａ〜４ｃの２つの入力は
どちらも同じＨであり、その出力はＨとなる。また、排
他的ＮＯＲ素子４ｂ〜４ｇの入力の一方はＬで下方はＨ
であり、その出力はＬとなる。したがって、ＡＮＤ素子
５ｆの出力信号Ｑ６１はＬである。
〜２５ａ，３０ａが接続されている入力端子２３〜２
５，３０の全てに、アナログ信号発生器などを用いて、
充分高い電圧Ｖδから徐々に低くなる信号を入力する。
このとき、排他的ＮＯＲ素子４ａ〜４ｃの２つの入力は
どちらも同じＨであり、その出力はＨとなる。また、排
他的ＮＯＲ素子４ｂ〜４ｇの入力の一方はＬで下方はＨ
であり、その出力はＬとなる。したがって、ＡＮＤ素子
５ｆの出力信号Ｑ６１はＬである。
【００４４】入力端子２３〜２５，３０への印加電圧を
徐々に低下させていくと、まず入力バッファ２３ａ〜２
５ａ，３０ａのうち、最も高い第１入力閾値Ｖβを有す
るものが出力を反転する。たとえば、入力バッファ２４
ａの第１入力閾値Ｖβが最も高いと仮定すると、排他的
ＮＯＲ素子４ｂへの入力の一方が反転することになり、
その出力はＨからＬに変化すれば、ＡＮＤ素子５ｆの出
力信号Ｑ６１は同じＬの状態のままである。
徐々に低下させていくと、まず入力バッファ２３ａ〜２
５ａ，３０ａのうち、最も高い第１入力閾値Ｖβを有す
るものが出力を反転する。たとえば、入力バッファ２４
ａの第１入力閾値Ｖβが最も高いと仮定すると、排他的
ＮＯＲ素子４ｂへの入力の一方が反転することになり、
その出力はＨからＬに変化すれば、ＡＮＤ素子５ｆの出
力信号Ｑ６１は同じＬの状態のままである。
【００４５】このようにして、入力端子２３〜２５，３
０への印加電圧を徐々に低下させていくと、入力バッフ
ァ２３ａ〜２５ａ，３０ａの最も低い第１入力閾値Ｖβ
有するものが出力を反転したとき、各排他的ＮＯＲ素子
４ａ〜４ｇの入力の全てがＬとなって、ＡＮＤ素子５ｆ
の出力信号Ｑ６１はＬからＨに反転する。したがって、
出力端子６１の出力がＬからＨに変化した時点での入力
端子２３〜２５，３０に印加されている入力電圧を測定
することによって、入力端子２３〜２５，３０のうちで
最も低い第１入力閾値Ｖβを知ることができる。
０への印加電圧を徐々に低下させていくと、入力バッフ
ァ２３ａ〜２５ａ，３０ａの最も低い第１入力閾値Ｖβ
有するものが出力を反転したとき、各排他的ＮＯＲ素子
４ａ〜４ｇの入力の全てがＬとなって、ＡＮＤ素子５ｆ
の出力信号Ｑ６１はＬからＨに反転する。したがって、
出力端子６１の出力がＬからＨに変化した時点での入力
端子２３〜２５，３０に印加されている入力電圧を測定
することによって、入力端子２３〜２５，３０のうちで
最も低い第１入力閾値Ｖβを知ることができる。
【００４６】図５は、入力端子２３〜２５，３０の入力
レベルの一例を示したグラフである。
レベルの一例を示したグラフである。
【００４７】各入力端子２３〜２５，３０は、入力バッ
ファ２３ａ〜２５ａ，３０ａの入出力特性に応じて、固
有の第１入力閾値Ｖβ２３〜Ｖβ２５，Ｖβ３０および
第２入力閾値Ｖγ２３〜Ｖγ２５，Ｖγ３０を有してお
り、前述した検査手順によって、入力端子３０の第１入
力閾値Ｖβ３０が当該集積回路１の第１入力閾値Ｖβと
して測定され、入力端子２４の第２入力閾値Ｖγ２４が
当該集積回路１の第２入力閾値Ｖγとして測定されたこ
とになる。
ファ２３ａ〜２５ａ，３０ａの入出力特性に応じて、固
有の第１入力閾値Ｖβ２３〜Ｖβ２５，Ｖβ３０および
第２入力閾値Ｖγ２３〜Ｖγ２５，Ｖγ３０を有してお
り、前述した検査手順によって、入力端子３０の第１入
力閾値Ｖβ３０が当該集積回路１の第１入力閾値Ｖβと
して測定され、入力端子２４の第２入力閾値Ｖγ２４が
当該集積回路１の第２入力閾値Ｖγとして測定されたこ
とになる。
【００４８】なお、１つの入力端子について個別に入力
レベルを検査する場合は、前述した検査手順を入力端子
１つ毎に実施すれば足りる。
レベルを検査する場合は、前述した検査手順を入力端子
１つ毎に実施すれば足りる。
【００４９】このように、複数の入力端子を同時に入力
レベル検査して得られた第１入力閾値Ｖβは、各入力端
子の第１入力閾値以下となり、得られた第２入力閾値Ｖ
γは各入力端子の第２入力閾値以上となるため、Ｖβお
よびＶγの値が当該集積回路の仕様値を満足していれ
ば、各入力端子の全てが検査合格となる。
レベル検査して得られた第１入力閾値Ｖβは、各入力端
子の第１入力閾値以下となり、得られた第２入力閾値Ｖ
γは各入力端子の第２入力閾値以上となるため、Ｖβお
よびＶγの値が当該集積回路の仕様値を満足していれ
ば、各入力端子の全てが検査合格となる。
【００５０】なお、以上の実施例において、入力バッフ
ァがインバータの場合は、該入力バッファへ入力する信
号を逆極性に変換すれば、同様な入力レベル検査を行う
ことができる。
ァがインバータの場合は、該入力バッファへ入力する信
号を逆極性に変換すれば、同様な入力レベル検査を行う
ことができる。
【００５１】また、以上の実施例において、入力レベル
検査用論理回路が２入力型排他的ＮＯＲ素子と２入力型
ＡＮＤ素子とで構成される例を説明したが、多入力型排
他的ＮＯＲ素子や多入力型ＡＮＤ素子で構成しても構わ
ず、さらに、排他的ＯＲ素子とＮＯＲ素子との組み合わ
せでも同様な論理出力を得ることができる。
検査用論理回路が２入力型排他的ＮＯＲ素子と２入力型
ＡＮＤ素子とで構成される例を説明したが、多入力型排
他的ＮＯＲ素子や多入力型ＡＮＤ素子で構成しても構わ
ず、さらに、排他的ＯＲ素子とＮＯＲ素子との組み合わ
せでも同様な論理出力を得ることができる。
【００５２】
【発明の効果】以上詳説したように、本発明によれば、
１つの出力端子からの信号変化を検出することによっ
て、複数の入力端子の入力レベルを同時に検査すること
ができるため、検査時間の短縮化が図れ、検査コストの
低減化を図ることができる。
１つの出力端子からの信号変化を検出することによっ
て、複数の入力端子の入力レベルを同時に検査すること
ができるため、検査時間の短縮化が図れ、検査コストの
低減化を図ることができる。
【００５３】さらに、入力レベル検査用のテストパター
ンを作成する必要がなくなり、集積回路の開発期間を短
縮することができる。
ンを作成する必要がなくなり、集積回路の開発期間を短
縮することができる。
【図１】本発明の一実施例である集積回路の概略的回路
構成図である。
構成図である。
【図２】ヒステリシス入出力特性を示すグラフの一例で
あって、図２（ａ）はバッファであり、図２（ｂ）はイ
ンバータである。
あって、図２（ａ）はバッファであり、図２（ｂ）はイ
ンバータである。
【図３】入力端子２６〜２９の入力レベルの一例を示し
たグラフである。
たグラフである。
【図４】ヒステリシスを持たないＴＴＬの入出力特性を
示すグラフの一例であって、図４（ａ）はバッファであ
り、図４（ｂ）はインバータである。
示すグラフの一例であって、図４（ａ）はバッファであ
り、図４（ｂ）はインバータである。
【図５】入力端子２３〜２５，３０の入力レベルの一例
を示したグラフである。
を示したグラフである。
１ 集積回路 ２ 基本論理回路 ３ 入力レベル検査用論理回路 ２１〜３４，６３，６４ 入力端子 ５１〜６２ 出力端子 １０〜１３，４１〜４４ 入出力端子 １１ａ，２１ａ〜３４ａ，６３ａ，６４ａ 入力バッフ
ァ １１ｂ 出力バッファ
ァ １１ｂ 出力バッファ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 入力端子および出力端子と、前記入力端
子に接続された回路形式の異なる複数の入力バッファと
を有する集積回路において、 検査対象である回路形式の複数の前記入力バッファおよ
び検査対象外である回路形式の入力バッファの出力の全
てがハイレベルまたはローレベルであるときと、検査対
象である回路形式の複数の前記入力バッファおよび検査
対象外である回路形式の入力バッファの出力がハイレベ
ルとローレベルの混在であるときとで、レベルの異なる
信号を出力する入力レベル検査用論理回路を備えたこと
を特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060161A JP2960247B2 (ja) | 1992-03-17 | 1992-03-17 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4060161A JP2960247B2 (ja) | 1992-03-17 | 1992-03-17 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05264666A JPH05264666A (ja) | 1993-10-12 |
| JP2960247B2 true JP2960247B2 (ja) | 1999-10-06 |
Family
ID=13134156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4060161A Expired - Lifetime JP2960247B2 (ja) | 1992-03-17 | 1992-03-17 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960247B2 (ja) |
-
1992
- 1992-03-17 JP JP4060161A patent/JP2960247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05264666A (ja) | 1993-10-12 |
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