JP2960247B2 - 集積回路 - Google Patents
集積回路Info
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- JP2960247B2 JP2960247B2 JP4060161A JP6016192A JP2960247B2 JP 2960247 B2 JP2960247 B2 JP 2960247B2 JP 4060161 A JP4060161 A JP 4060161A JP 6016192 A JP6016192 A JP 6016192A JP 2960247 B2 JP2960247 B2 JP 2960247B2
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- Semiconductor Integrated Circuits (AREA)
Description
ための入力レベル検査用論理回路を備えた集積回路に関
する。
いの電圧レベルが入力されれば該集積回路の入力信号と
して受付けられたかを示す入力レベルの検査を行う場
合、集積回路の種類が変わる毎に作成した入力テストパ
ターンを、集積回路の各入力端子に入力して、各出力端
子から所望の信号パターンが出力されるか否かを判断し
ている。
ァがヒステリシス特性を有する場合、1つの入力端子毎
に入力バッファの入力および出力に測定プローブを当て
て各入力端子の入力レベル検査やヒステリシス幅検査を
行っている。
入力レベル検査方法では、集積回路の種類が変わる毎
に、入力レベル検査用のテストパターンを作成する必要
があり、そのために膨大な時間と労力がかかり、集積回
路が大規模になるにしたがって、作成すべきテストパタ
ーンが複雑で大規模なものとなるという課題がある。
ァがヒステリシス特性を有する場合は、入力端子の数が
多くなるにつれて検査回数が多くなるため、集積回路が
大規模化するにつれて検査時間が長くなり、集積回路の
製品コストのうち検査コストが占める割合が増加すると
いう課題がある。
ため、多くの種類の集積回路に適用可能であって、集積
回路毎の入力テストパターンの作成が不要となる入力レ
ベル検査用論理回路を備えた集積回路を提供することで
ある。
び出力端子と、前記入力端子に接続された回路形式の異
なる複数の入力バッファとを有する集積回路において、
検査対象である回路形式の複数の前記入力バッファおよ
び検査対象外である回路形式の入力バッファの出力の全
てがハイレベルまたはローレベルであるときと、検査対
象である回路形式の複数の前記入力バッファおよび検査
対象外である回路形式の入力バッファの出力がハイレベ
ルとローレベルの混在であるときとで、レベルの異なる
信号を出力する入力レベル検査用論理回路を備えたこと
を特徴とする集積回路である。
は、検査対象である回路形式の複数の前記入力バッファ
および検査対象外である回路形式の入力バッファの出力
の全てがハイレベルまたはローレベルであるときと、検
査対象である回路形式の複数の前記入力バッファおよび
検査対象外である回路形式の入力バッファの出力がハイ
レベルとローレベルの混在であるときとで、レベルの異
なる信号を出力するように構成されており、入力レベル
検査用論理回路の出力が変化した時点での、各入力端子
に印加された電圧を測定することによって、複数の入力
端子の入力レベル検査を同時に行うことができる。ま
た、各入力バッファ毎に、検査対象である回路形式の各
入力バッファの出力と検査対象外である回路形式の入力
バッファの出力とを比較することによって、検査対象で
ある入力バッファのうちヒステリシス入出力特性の反転
レベルのワースト値(第1入力閾値が最も高い値および
第2入力閾値が最も低い値)を検出することができる。
概略的な回路構成図である。
所定の論理演算やデータ処理を行ってその信号を出力す
る基本論理回路2と、入力レベル検査用論理回路3と、
入力端子21〜34,63,64と、出力端子51〜6
2と、入出力端子10〜13,41〜44と、入力バッ
ファ11a,21a〜34aと、出力バッファ11bな
どから構成される。
信号s11,s21〜s34,s63,s64が入力さ
れるとともに得られた演算結果が個々の出力バッファを
介して、各出力端子へ出力される。
L(Transistor Transistor Logic)、ECL(Emitter
Coupled Logic)、CMOS(Complementary Metal Oxi
deSemiconductor)、バイポーラCMOS(Bipolar C
MOS)などの回路形式で実現されるバッファであり、
論理が逆のインバータ(NOT素子)でも構わない。ま
た、信号の入力および出力が兼用される入出力端子11
には、3ステートバッファ11a,11bが接続され
る。
ッファ23a〜30aの出力信号s23〜s30は、基
本論理回路2へ入力されるとともに、入力レベル検査用
論理回路3へも入力される。
力信号のうち、全てが同じ信号レベルであるときと、1
つでもレベルが異なるときとで、レベルの異なる信号を
出力する論理構成が採られている。
s23〜s29は対応した排他的NOR素子4a〜4g
に入力され、信号s30は全ての排他的NOR素子4a
〜4gに入力される。
ND素子5a〜5fの組み合わせによって論理積が計算
され、信号Q61として出力端子61に出力される。な
お、検査対象となる入力バッファの数に応じて、使用す
る排他的NOR素子およびAND素子の数が変わる。
について説明する。
30aがTTLの回路形式で実現され、一方、入力バッ
ファ26a〜29aがCMOSの回路形式で実現され、
かつヒステリシスの入出力特性を有する構成の例を用い
て説明する。
グラフの一例であって、図2(a)がバッファであり、
図2(b)はインバータである。
低い電圧に変化する場合に出力が反転する第1入力閾値
Vbを測定する手順を説明する。
25a,30aが接続された入力端子23〜25,30
には、充分高い電圧を入力して、信号s23〜s25,
s30をH(ハイレベル)に固定する。
〜29aが接続されている入力端子26〜29の全部
に、任意波形の出力が可能なアナログ信号発生器などを
用いて、充分高い電圧Vdから徐々に低くなる信号を入
力する。このとき、各排他的NOR素子4a〜4gの2
つの入力はどちらもHであり、AND素子5fの出力信
号Q61はHである。
低下していくと、入力バッファ26a〜29aのうち、
最も高い第1入力閾値Vbを有するものが出力反転す
る。たとえば、入力バッファ27aの第1入力閾値Vb
が最も高いと仮定すると、排他的NOR素子4eの入力
の一方がレベル反転することになり、排他的NOR素子
4eの出力はL(ローレベル)に変化する。そして、A
ND素子5dの出力はLに変化して、信号Q61はLに
反転する。したがって、出力端子61の出力が反転した
時点での入力端子26〜29に印加されている入力電圧
を測定することによって、入力端子26〜29の中で最
も高い第1入力閾値Vbを知ることができる。
高い電圧に変化する場合に出力が反転する第2入力閾値
Vcを測定する手順を説明する。
25a,30aが接続された入力端子23〜25,30
には、充分低い電圧を入力して、信号s23〜s25,
s30をLに固定する。
〜29aが接続されている入力端子26〜29の全部
に、アナログ信号発生器などを用いて、充分低い電圧V
aから徐々に高くなる信号を入力する。このとき、各排
他的NOR素子4a〜4gの2つの入力はどちらもLで
あって、その各出力はHとなり、AND素子5fの出力
信号Q61はHである。
上昇していくと、入力バッファ26a〜29aのうち、
最も低い第2入力閾値Vcを有するものが出力反転す
る。たとえば、入力バッファ29aの第2入力閾値Vc
が最も低いと仮定すると、排他的NOR素子4gの入力
の一方がレベル反転することになり、排他的NOR素子
4gの出力はLに変化する。そして、AND素子5fの
出力はLに変化して、信号Q61はLに反転する。した
がって、出力端子61の出力が反転した時点での入力端
子26〜29に印加されている入力電圧を測定すること
によって、入力端子26〜29の中で最も低い第2入力
閾値Vcを知ることができる。
の一例を示したグラフである。
6a〜29aのヒステリシス入出力特性に応じて、固有
の第1入力閾値Vb26〜Vb29および第2入力閾値
Vc26〜Vc29を有しており、前述した検査手順に
よって、入力端子27の第1入力閾値Vb27が当該集
積回路1の第1入力閾値Vbとして測定され、入力端子
29の第2入力閾値Vc29が、当該集積回路1の第2
入力閾値Vcとして測定されたことになる。また、当該
集積回路1のヒステリシス幅は、(Vc−Vb)として
定義される。
レベルを検査する場合は、前述した検査手順を入力端子
1つ毎に実施すれば足りる。
レベル検査して得られたヒステリシス幅(Vc−Vd)
は、各入力端子のヒステリシス幅以下となるため、(V
c−Vd)の値が当該集積回路の仕様値を満足していれ
ば、各入力端子の全てが検査合格となる。
バッファ23a〜25a,30aの入力レベル検査手順
について説明する。
入出力特性を示すグラフの一例であって、図4(a)は
バッファであり、図4(b)はインバータである。
が第1入力閾値Vβと第2入力閾値Vγの間の電圧であ
る場合は、出力がHまたはLのどちらにも確定しない中
間値を出力する。したがって、論理信号の安定化のため
に当該集積回路の入力レベルの検査基準を決定するに
は、第1入力閾値Vβの最も低い電圧および第2入力閾
値Vγの最も高い電圧を採用する必要がある。
高い電圧に変化する場合に、出力レベルを変化する第2
入力閾値Vγを測定する手順を説明する。
ファ26a〜29aが接続された入力端子26〜29に
充分高い電圧を入力して、信号s26〜s29をHに固
定する。
〜25a,30aが接続されている入力端子23〜2
5,30aの全部に、アナログ信号発生器などを用い
て、充分低い電圧Vαから徐々に高くなる信号を入力す
る。このとき、排他的NOR素子4a〜4cの2つの入
力はどちらもLであり、その出力はHとなる。また、排
他的NOR素子4d〜4gの入力の一方はLで他方はH
であり、その出力はLとなる。したがって、AND素子
5fの出力信号Q61はLである。
徐々に上昇していくと、まず入力バッファ23a〜25
a,30のうち、最も低い第2入力閾値Vγを有するも
のが出力を反転する。たとえば、入力バッファ30aの
第2入力閾値Vγが最も低いと仮定すると、排他的NO
R素子4d〜4gの入力の一方が反転することになり、
排他的NOR素子4d〜4gの出力はLからHに変化す
る。一方、その他の入力バッファ23a〜25aの出力
は未だ反転せず、入力バッファ30aの出力がLからH
に反転するため、排他的NOR素子4a〜4cの出力は
HからLへ反転する。そのため、AND素子5fの出力
信号Q61はLの状態を保っている。
加電圧を徐々に上昇していくと、入力バッファ23a〜
25a,30aのうち2番目に低い第2入力閾値Vγを
有するものが出力を反転する。上述の例において、入力
バッファ23aの第2入力閾値Vγが2番目に低いと仮
定すると、排他的NOR素子4aの入力の両方がHとな
るため、排他的NOR素子4aの出力は再びLからHへ
反転する。
0への印加電圧は徐々に上昇して、入力バッファ21a
〜25a,30aのうち最も高い第2入力閾値Vγを有
するものが出力を反転したとき、各排他的NOR素子4
a〜4gの入力の全てがHとなって、AND素子5fの
出力信号Q61はLから、Hに反転する。したがって、
入力端子61の出力がLからHへ反転した時点での入力
端子23〜25,30に印加されている入力電圧を測定
することによって、入力端子23〜25,30のうちで
最も高い第2入力閾値Vγを知ることができる。
低い電圧に変化する場合に出力レベルが反転する第1入
力閾値Vβを測定する手順を説明する。
ッファ26a〜29aが接続された入力端子26〜29
に充分低い電圧を入力して、信号s26〜s29をLに
固定する。
〜25a,30aが接続されている入力端子23〜2
5,30の全てに、アナログ信号発生器などを用いて、
充分高い電圧Vδから徐々に低くなる信号を入力する。
このとき、排他的NOR素子4a〜4cの2つの入力は
どちらも同じHであり、その出力はHとなる。また、排
他的NOR素子4b〜4gの入力の一方はLで下方はH
であり、その出力はLとなる。したがって、AND素子
5fの出力信号Q61はLである。
徐々に低下させていくと、まず入力バッファ23a〜2
5a,30aのうち、最も高い第1入力閾値Vβを有す
るものが出力を反転する。たとえば、入力バッファ24
aの第1入力閾値Vβが最も高いと仮定すると、排他的
NOR素子4bへの入力の一方が反転することになり、
その出力はHからLに変化すれば、AND素子5fの出
力信号Q61は同じLの状態のままである。
0への印加電圧を徐々に低下させていくと、入力バッフ
ァ23a〜25a,30aの最も低い第1入力閾値Vβ
有するものが出力を反転したとき、各排他的NOR素子
4a〜4gの入力の全てがLとなって、AND素子5f
の出力信号Q61はLからHに反転する。したがって、
出力端子61の出力がLからHに変化した時点での入力
端子23〜25,30に印加されている入力電圧を測定
することによって、入力端子23〜25,30のうちで
最も低い第1入力閾値Vβを知ることができる。
レベルの一例を示したグラフである。
ファ23a〜25a,30aの入出力特性に応じて、固
有の第1入力閾値Vβ23〜Vβ25,Vβ30および
第2入力閾値Vγ23〜Vγ25,Vγ30を有してお
り、前述した検査手順によって、入力端子30の第1入
力閾値Vβ30が当該集積回路1の第1入力閾値Vβと
して測定され、入力端子24の第2入力閾値Vγ24が
当該集積回路1の第2入力閾値Vγとして測定されたこ
とになる。
レベルを検査する場合は、前述した検査手順を入力端子
1つ毎に実施すれば足りる。
レベル検査して得られた第1入力閾値Vβは、各入力端
子の第1入力閾値以下となり、得られた第2入力閾値V
γは各入力端子の第2入力閾値以上となるため、Vβお
よびVγの値が当該集積回路の仕様値を満足していれ
ば、各入力端子の全てが検査合格となる。
ァがインバータの場合は、該入力バッファへ入力する信
号を逆極性に変換すれば、同様な入力レベル検査を行う
ことができる。
検査用論理回路が2入力型排他的NOR素子と2入力型
AND素子とで構成される例を説明したが、多入力型排
他的NOR素子や多入力型AND素子で構成しても構わ
ず、さらに、排他的OR素子とNOR素子との組み合わ
せでも同様な論理出力を得ることができる。
1つの出力端子からの信号変化を検出することによっ
て、複数の入力端子の入力レベルを同時に検査すること
ができるため、検査時間の短縮化が図れ、検査コストの
低減化を図ることができる。
ンを作成する必要がなくなり、集積回路の開発期間を短
縮することができる。
構成図である。
あって、図2(a)はバッファであり、図2(b)はイ
ンバータである。
たグラフである。
示すグラフの一例であって、図4(a)はバッファであ
り、図4(b)はインバータである。
を示したグラフである。
ァ 11b 出力バッファ
Claims (1)
- 【請求項1】 入力端子および出力端子と、前記入力端
子に接続された回路形式の異なる複数の入力バッファと
を有する集積回路において、 検査対象である回路形式の複数の前記入力バッファおよ
び検査対象外である回路形式の入力バッファの出力の全
てがハイレベルまたはローレベルであるときと、検査対
象である回路形式の複数の前記入力バッファおよび検査
対象外である回路形式の入力バッファの出力がハイレベ
ルとローレベルの混在であるときとで、レベルの異なる
信号を出力する入力レベル検査用論理回路を備えたこと
を特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4060161A JP2960247B2 (ja) | 1992-03-17 | 1992-03-17 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4060161A JP2960247B2 (ja) | 1992-03-17 | 1992-03-17 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05264666A JPH05264666A (ja) | 1993-10-12 |
JP2960247B2 true JP2960247B2 (ja) | 1999-10-06 |
Family
ID=13134156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4060161A Expired - Lifetime JP2960247B2 (ja) | 1992-03-17 | 1992-03-17 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2960247B2 (ja) |
-
1992
- 1992-03-17 JP JP4060161A patent/JP2960247B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05264666A (ja) | 1993-10-12 |
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Legal Events
Date | Code | Title | Description |
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