JP2991065B2 - 可変遅延回路および遅延時間検査方法 - Google Patents
可変遅延回路および遅延時間検査方法Info
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- JP2991065B2 JP2991065B2 JP6320437A JP32043794A JP2991065B2 JP 2991065 B2 JP2991065 B2 JP 2991065B2 JP 6320437 A JP6320437 A JP 6320437A JP 32043794 A JP32043794 A JP 32043794A JP 2991065 B2 JP2991065 B2 JP 2991065B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の可変遅
延回路に関し、特に可変遅延回路の遅延時間の変化の検
査手段に関する。
延回路に関し、特に可変遅延回路の遅延時間の変化の検
査手段に関する。
【０００２】
【従来の技術】従来用いられていた可変遅延回路として
は、特開平４−２１５３１４号公報で開示されたよう
に、図６に示す構成のものがよく知られている。
は、特開平４−２１５３１４号公報で開示されたよう
に、図６に示す構成のものがよく知られている。
【０００３】図６は従来の可変遅延回路の回路図であ
る。可変遅延回路はトランジスタＱ６１およびＱ６２、
定電流源Ｉ６１、ならびに抵抗Ｒ６１およびＲ６２から
なるエミッタ結合型差動回路と、トランジスタＱ６３お
よび定電流源Ｉ６２からなるエミッタフォロワと、トラ
ンジスタＱ６３のエミッタに接続される負荷容量ＣＬと
コンパレータＣＭＰと、コンパレータＣＭＰに接続され
るＤ／Ａコンバータ（電圧出力）ＤＡＣとにより構成さ
れている。
る。可変遅延回路はトランジスタＱ６１およびＱ６２、
定電流源Ｉ６１、ならびに抵抗Ｒ６１およびＲ６２から
なるエミッタ結合型差動回路と、トランジスタＱ６３お
よび定電流源Ｉ６２からなるエミッタフォロワと、トラ
ンジスタＱ６３のエミッタに接続される負荷容量ＣＬと
コンパレータＣＭＰと、コンパレータＣＭＰに接続され
るＤ／Ａコンバータ（電圧出力）ＤＡＣとにより構成さ
れている。
【０００４】本回路ではＤ／ＡコンバータＤＡＣに入力
されるデータ信号の制御により、出力信号の入力信号か
らの遅延量を変化させて外部に出力する。
されるデータ信号の制御により、出力信号の入力信号か
らの遅延量を変化させて外部に出力する。
【０００５】次に、本回路の動作を図７に示す従来の可
変遅延回路の動作を説明した電圧波形図を参照して説明
する。入力端子ＩＮに負のパルスの信号が入力される
と、入力がハイレベルからローレベルに降下するのでト
ランジスタＱ６３はオフ状態となり、負荷容量ＣＬに充
電されていた電荷が定電流源Ｉ６２を通じて放電され、
Ａ点の電位はハイレベルから次第に降下する、この時、
電位の変化が比較的緩やかになるよう定電流源Ｉ６２を
設定しておく。Ａ点の電位がＤ／ＡコンバータＤＡＣの
出力（Ｂ点）の電位まで降下すると、コンパレータＣＭ
Ｐの出力信号はその時点でハイレベルからローレベルに
変化する。
変遅延回路の動作を説明した電圧波形図を参照して説明
する。入力端子ＩＮに負のパルスの信号が入力される
と、入力がハイレベルからローレベルに降下するのでト
ランジスタＱ６３はオフ状態となり、負荷容量ＣＬに充
電されていた電荷が定電流源Ｉ６２を通じて放電され、
Ａ点の電位はハイレベルから次第に降下する、この時、
電位の変化が比較的緩やかになるよう定電流源Ｉ６２を
設定しておく。Ａ点の電位がＤ／ＡコンバータＤＡＣの
出力（Ｂ点）の電位まで降下すると、コンパレータＣＭ
Ｐの出力信号はその時点でハイレベルからローレベルに
変化する。
【０００６】入力信号がハイレベルからローレベルに変
化してから、出力信号がハイレベルからローレベルに変
化するまでには、負荷容量ＣＬの放電量とＤＡＣの出力
の電位の関係からＴＤだけの遅延時間を生ずる。逆に、
入力信号がローレベルからハイレベルに変化した場合
は、トランジスタＱ６３の出力により負荷容量ＣＬが比
較的急速に充電されるため、ほとんど遅延がなく出力信
号がローレベルからハイレベルに変化する。この様にし
て入力信号がハイレベルからローレベルに変化した場合
のみ出力信号の変化を遅らせることが出来る。
化してから、出力信号がハイレベルからローレベルに変
化するまでには、負荷容量ＣＬの放電量とＤＡＣの出力
の電位の関係からＴＤだけの遅延時間を生ずる。逆に、
入力信号がローレベルからハイレベルに変化した場合
は、トランジスタＱ６３の出力により負荷容量ＣＬが比
較的急速に充電されるため、ほとんど遅延がなく出力信
号がローレベルからハイレベルに変化する。この様にし
て入力信号がハイレベルからローレベルに変化した場合
のみ出力信号の変化を遅らせることが出来る。
【０００７】遅延時間ＴＤを変化させる手段は、Ｄ／Ａ
コンバータＤＡＣの制御入力ＤＡＴＡの信号によりＤＡ
Ｃの出力レベルを変化させることにより行う。例えば、
制御入力が４端子あると２4 ＝１６段階に出力レベルを
変化させることができ、１ビット当たり２０ｐｓの変化
となるようＣＬとＩ６２の値を設定すると計２０×（１
６−１）＝３００ｐｓの範囲で遅延時間を変化させるこ
とができる。
コンバータＤＡＣの制御入力ＤＡＴＡの信号によりＤＡ
Ｃの出力レベルを変化させることにより行う。例えば、
制御入力が４端子あると２4 ＝１６段階に出力レベルを
変化させることができ、１ビット当たり２０ｐｓの変化
となるようＣＬとＩ６２の値を設定すると計２０×（１
６−１）＝３００ｐｓの範囲で遅延時間を変化させるこ
とができる。
【０００８】
【発明が解決しようとする課題】上述した従来の可変遅
延回路において、正常動作を検査するためには遅延時間
の測定を行わねばならないが、一般に市販されているＬ
ＳＩ検査装置（ＬＳＩテスタ）では試験できないという
欠点がある。現在、市販されているＬＳＩテスタの遅延
時間測定精度は一般に±１．５ｎｓ程度であり、最新の
ものでは±２００ｐｓも存在するが大変高価である。何
れにしても、１ビット当たり２０ｐｓの遅延時間の変化
を確認することができず、何等かの専用の試験装置を準
備する必要があった。
延回路において、正常動作を検査するためには遅延時間
の測定を行わねばならないが、一般に市販されているＬ
ＳＩ検査装置（ＬＳＩテスタ）では試験できないという
欠点がある。現在、市販されているＬＳＩテスタの遅延
時間測定精度は一般に±１．５ｎｓ程度であり、最新の
ものでは±２００ｐｓも存在するが大変高価である。何
れにしても、１ビット当たり２０ｐｓの遅延時間の変化
を確認することができず、何等かの専用の試験装置を準
備する必要があった。
【０００９】本発明の目的は、以上のような欠点を克服
し、可変遅延回路の遅延時間の検査を、市販のＬＳＩテ
スタを用いて容易にかつ正確に行える可変遅延回路と遅
延時間検査方法を提供することにある。
し、可変遅延回路の遅延時間の検査を、市販のＬＳＩテ
スタを用いて容易にかつ正確に行える可変遅延回路と遅
延時間検査方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の可変遅延回路に
おいては、Ｄ／Ａコンバータに入力されるデータ信号の
Ｄ／Ａ変換出力に基づいて前記入力信号からの遅延を決
定すると共に、前記Ｄ／Ａ変換出力端に電極パッドを設
け、該電極パッドを介して前記Ｄ／Ａコンバータの変換
出力電圧を測定することにより、該変換出力電圧と相関
関係を有する入力信号に対する前記出力信号の遅延時間
を検査することを特徴とする。
おいては、Ｄ／Ａコンバータに入力されるデータ信号の
Ｄ／Ａ変換出力に基づいて前記入力信号からの遅延を決
定すると共に、前記Ｄ／Ａ変換出力端に電極パッドを設
け、該電極パッドを介して前記Ｄ／Ａコンバータの変換
出力電圧を測定することにより、該変換出力電圧と相関
関係を有する入力信号に対する前記出力信号の遅延時間
を検査することを特徴とする。
【００１１】また、電極パッドには、コンパレータに出
力が接続するＤ／Ａコンバータ内のエミッタフォロワと
入力が共通な他一方のエミッタフォロワの出力が接続さ
れてもよく、さらに電極パッドの接続にあたり静電保護
素子が接続されてもよい。
力が接続するＤ／Ａコンバータ内のエミッタフォロワと
入力が共通な他一方のエミッタフォロワの出力が接続さ
れてもよく、さらに電極パッドの接続にあたり静電保護
素子が接続されてもよい。
【００１２】本発明の可変遅延回路の遅延時間検査方法
においては、Ｄ／Ａコンバータの出力が接続された電極
パッドを介してコンパレータの基準電位を計測すること
により、可変遅延回路の遅延時間を演算して検査を行う
ことができる。
においては、Ｄ／Ａコンバータの出力が接続された電極
パッドを介してコンパレータの基準電位を計測すること
により、可変遅延回路の遅延時間を演算して検査を行う
ことができる。
【００１３】
【作用】半導体集積回路のＤ／Ａコンバータの出力を接
続した電極パットには、コンパレータに供給される基準
電位が出力され、外部から計測でき演算により可変遅延
回路の遅延時間を検査することができる。
続した電極パットには、コンパレータに供給される基準
電位が出力され、外部から計測でき演算により可変遅延
回路の遅延時間を検査することができる。
【００１４】コンパレータに基準電位を出力するＤ／Ａ
コンバータのエミッタフォロワと入力が共通で別に設け
られたエミッタフォロワの出力を電極パッドに接続した
場合には、コンパレータへの出力に影響を与えない。
コンバータのエミッタフォロワと入力が共通で別に設け
られたエミッタフォロワの出力を電極パッドに接続した
場合には、コンパレータへの出力に影響を与えない。
【００１５】電極パッドへの接続回路に静電保護素子を
接続した場合には、外部からのサージによる回路の静電
破壊が防止される。
接続した場合には、外部からのサージによる回路の静電
破壊が防止される。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。 図１は本発明の第１の実施例の可変遅延回路の回
路図である。可変遅延回路はトランジスタＱ１１および
Ｑ１２、定電流源Ｉ１１、ならびに抵抗Ｒ１１およびＲ
１２からなるエミッタ結合型差動回路と、トランジスタ
Ｑ１３および定電流源Ｉ１２からなるエミッタフォロワ
と、トランジスタＱ１３のエミッタに接続される負荷容
量ＣＬとコンパレータＣＭＰと、コンパレータＣＭＰに
接続されるＤ／Ａコンバータ（電圧出力）ＤＡＣと、コ
ンバータＤＡＣの出力が接続された電極パッドＰＡＤよ
り構成されている。
る。 図１は本発明の第１の実施例の可変遅延回路の回
路図である。可変遅延回路はトランジスタＱ１１および
Ｑ１２、定電流源Ｉ１１、ならびに抵抗Ｒ１１およびＲ
１２からなるエミッタ結合型差動回路と、トランジスタ
Ｑ１３および定電流源Ｉ１２からなるエミッタフォロワ
と、トランジスタＱ１３のエミッタに接続される負荷容
量ＣＬとコンパレータＣＭＰと、コンパレータＣＭＰに
接続されるＤ／Ａコンバータ（電圧出力）ＤＡＣと、コ
ンバータＤＡＣの出力が接続された電極パッドＰＡＤよ
り構成されている。
【００１７】本回路ではＤ／ＡコンバータＤＡＣに入力
されるデータ信号ＤＡＴＡの制御により、コンパレータ
ＣＭＰの基準電位が制御され、可変遅延回路の出力信号
の入力信号からの遅延量を変化させて外部に出力され
る。
されるデータ信号ＤＡＴＡの制御により、コンパレータ
ＣＭＰの基準電位が制御され、可変遅延回路の出力信号
の入力信号からの遅延量を変化させて外部に出力され
る。
【００１８】また、Ｄ／ＡコンバータＤＡＣの出力が半
導体集積回路チップのパッドＰＡＤに接続され、コンパ
レータＣＭＰの基準電位Ｂが直接外部からモニターでき
る。次に、図２を用いて可変遅延回路の検査方法につい
て説明する。図２は本発明の可変遅延回路の検査方法を
示した電圧波形図である。この電波波形は入力端子ＩＮ
に負のパルスの信号が入力された時の図１のＡ点の電位
の変化を示す。入力端子ＩＮに入力される信号が６００
ｍＶ振幅とし、ノイズマージンに３００ｍＶを設けるこ
ととする。そこで抵抗Ｒ１２の論理振幅が３／２倍の９
００ｍＶとなるよう設定され、ハイレベル領域とローレ
ベル領域の各３００ｍＶをノイズマージンとし、中間の
３００ｍＶ領域が遅延時間を変えるために使用される。
導体集積回路チップのパッドＰＡＤに接続され、コンパ
レータＣＭＰの基準電位Ｂが直接外部からモニターでき
る。次に、図２を用いて可変遅延回路の検査方法につい
て説明する。図２は本発明の可変遅延回路の検査方法を
示した電圧波形図である。この電波波形は入力端子ＩＮ
に負のパルスの信号が入力された時の図１のＡ点の電位
の変化を示す。入力端子ＩＮに入力される信号が６００
ｍＶ振幅とし、ノイズマージンに３００ｍＶを設けるこ
ととする。そこで抵抗Ｒ１２の論理振幅が３／２倍の９
００ｍＶとなるよう設定され、ハイレベル領域とローレ
ベル領域の各３００ｍＶをノイズマージンとし、中間の
３００ｍＶ領域が遅延時間を変えるために使用される。
【００１９】いま、Ｄ／ＡコンバータＤＡＣの制御入力
端子数が４端子だとすれば、ＤＡＣの出力は２4 ＝１６
段階に変化するから、１ビット当たりで３００／（１６
−１）＝２０ｍＶ出力が変化するＤＡＣ回路を構成する
ことができる。既存のＬＳＩテスタのＤＣレベル測定精
度は一般に±２ｍＶ程度であるから、充分にＤＡＣの出
力レベルの変化の計測を行うことができ、例えば上述の
従来例で１ビット当たり２０ｐｓの変化となるようにＣ
Ｌ、Ｉ１２の値を設定したように、１ビット当たりの遅
延時間を設定しておけば、ＤＣＡの出力レベルの計測値
から可変遅延回路の遅延時間を演算して検査することが
できる。
端子数が４端子だとすれば、ＤＡＣの出力は２4 ＝１６
段階に変化するから、１ビット当たりで３００／（１６
−１）＝２０ｍＶ出力が変化するＤＡＣ回路を構成する
ことができる。既存のＬＳＩテスタのＤＣレベル測定精
度は一般に±２ｍＶ程度であるから、充分にＤＡＣの出
力レベルの変化の計測を行うことができ、例えば上述の
従来例で１ビット当たり２０ｐｓの変化となるようにＣ
Ｌ、Ｉ１２の値を設定したように、１ビット当たりの遅
延時間を設定しておけば、ＤＣＡの出力レベルの計測値
から可変遅延回路の遅延時間を演算して検査することが
できる。
【００２０】図３は本発明の第２の実施例の可変遅延回
路の回路図である。Ｄ／ＡコンバータＤＡＣの出力を半
導体集積回路チップの電極パッドＰＡＤへの接続する方
法を除いては第１の実施例と同じなので、説明を省略す
る。
路の回路図である。Ｄ／ＡコンバータＤＡＣの出力を半
導体集積回路チップの電極パッドＰＡＤへの接続する方
法を除いては第１の実施例と同じなので、説明を省略す
る。
【００２１】電極パッドＰＡＤへのＤ／ＡコンバータＤ
ＡＣからの出力Ｃは、コンパレータＣＭＰへの出力Ｂと
独立して行われ、コンパレータへ出力する基準電位に与
える影響を防止している。
ＡＣからの出力Ｃは、コンパレータＣＭＰへの出力Ｂと
独立して行われ、コンパレータへ出力する基準電位に与
える影響を防止している。
【００２２】図４は、本発明の第２の実施例のＤ／Ａコ
ンバータＤＡＣの回路図である。４端子の制御信号入力
端子Ｓ０、Ｓ１、Ｓ２、Ｓ３がそれぞれ１／４、１／
２、１、２倍の比率で電流を切り換えるエミッタ接合型
差動回路に接続されており、抵抗Ｒ４１に流れる電流が
計１６段階に切り換えられる。この信号レベルが２個の
エミッタフォロワ回路により出力され、一方がコンパレ
ータＣＭＰの基準電位としてコンパレータＣＭＰに接続
され、他の一方が電極パッドＰＡＤに接続され基準電位
がモニターされる。
ンバータＤＡＣの回路図である。４端子の制御信号入力
端子Ｓ０、Ｓ１、Ｓ２、Ｓ３がそれぞれ１／４、１／
２、１、２倍の比率で電流を切り換えるエミッタ接合型
差動回路に接続されており、抵抗Ｒ４１に流れる電流が
計１６段階に切り換えられる。この信号レベルが２個の
エミッタフォロワ回路により出力され、一方がコンパレ
ータＣＭＰの基準電位としてコンパレータＣＭＰに接続
され、他の一方が電極パッドＰＡＤに接続され基準電位
がモニターされる。
【００２３】図５は、本発明の第３の実施例の可変遅延
回路の回路図である。Ｄ／ＡコンバータＤＡＣの出力の
半導体集積回路チップの電極パッドＰＡＤへの接続回路
に設けられた静電保護素子を除いては第２の実施例と同
じなので、説明を省略する。静電保護素子は、ダイオー
ドＤ５１、Ｄ５２と抵抗Ｒ５３とにより構成され、パッ
ドへの接続に起因する外部からのサージによる半導体集
積回路チップの静電破壊が防止される。
回路の回路図である。Ｄ／ＡコンバータＤＡＣの出力の
半導体集積回路チップの電極パッドＰＡＤへの接続回路
に設けられた静電保護素子を除いては第２の実施例と同
じなので、説明を省略する。静電保護素子は、ダイオー
ドＤ５１、Ｄ５２と抵抗Ｒ５３とにより構成され、パッ
ドへの接続に起因する外部からのサージによる半導体集
積回路チップの静電破壊が防止される。
【００２４】
【発明の効果】以上説明したように本発明の可変遅延回
路は、Ｄ／Ａコンバータの出力レベルを半導体集積回路
のパッドに接続したことにより、特別な試験装置を必要
とせず市販のＬＳＩテスタを使用して、２０ｐｓ相当の
微細な遅延時間の変化を基準電位レベルを測定すること
で代替測定できるという効果がある。
路は、Ｄ／Ａコンバータの出力レベルを半導体集積回路
のパッドに接続したことにより、特別な試験装置を必要
とせず市販のＬＳＩテスタを使用して、２０ｐｓ相当の
微細な遅延時間の変化を基準電位レベルを測定すること
で代替測定できるという効果がある。
【００２５】また、請求項２に示すコンパレータに基準
電位を出力するＤ／Ａコンバータのエミッタフォロワと
入力が共通で別に設けられたエミッタフォロワの出力を
電極パッドに接続した場合には、コンパレータへ出力す
る基準電位にノイズ等の影響を与えるおそれなく、コン
パレータの出力を計測する回路が形成できる。
電位を出力するＤ／Ａコンバータのエミッタフォロワと
入力が共通で別に設けられたエミッタフォロワの出力を
電極パッドに接続した場合には、コンパレータへ出力す
る基準電位にノイズ等の影響を与えるおそれなく、コン
パレータの出力を計測する回路が形成できる。
【００２６】さらに請求項３に示す電極パッドへの接続
回路に静電保護素子を接続した場合には、外部からのサ
ージによる半導体集積回路チップの静電破壊が防止され
る。
回路に静電保護素子を接続した場合には、外部からのサ
ージによる半導体集積回路チップの静電破壊が防止され
る。
【図１】本発明の第１の実施例の可変遅延回路の回路図
である。
である。
【図２】本発明の可変遅延回路の検査方法を示した電圧
波形図である。
波形図である。
【図３】本発明の第２の実施例の可変遅延回路の回路図
である。
である。
【図４】本発明の第２の実施例のＤ／Ａコンバータの回
路図である。
路図である。
【図５】本発明の第３の実施例の可変遅延回路の回路図
である。
である。
【図６】従来の可変遅延回路の回路図である。
【図７】従来の可変遅延回路の動作を説明した電圧波形
図である。
図である。
ＤＡＣ Ｄ／Ａコンバータ ＣＭＰ コンパレータ Ｑ１１〜１３、Ｑ３１〜３３、Ｑ４０１〜４１４ ト
ランジスタ Ｑ５１〜５３、 Ｑ６１〜６３ トランジスタ Ｒ１１、Ｒ１２、Ｒ３１、Ｒ３２、Ｒ４１、Ｒ５１〜５
３ 抵抗 Ｒ６１、Ｒ６２ 抵抗 Ｉ１１、Ｉ１２、Ｉ３１、Ｉ３２、Ｉ４１〜４８ 定
電流源 Ｉ５１、Ｉ５２、Ｉ６１、Ｉ６２ 定電流源 ＣＬ 負荷容量 ＧＮＤ 接地電位 ＶＥＥ 負の電源電位 Ｖref エミッタ結合型差動回路の基準電位 ＩＮ 入力端子 ＯＵＴ 出力端子 ＤＡＴＡ Ｄ／Ａコンバータ回路の制御入力端子 ＰＡＤ 半導体集積回路チップの電極パッド
ランジスタ Ｑ５１〜５３、 Ｑ６１〜６３ トランジスタ Ｒ１１、Ｒ１２、Ｒ３１、Ｒ３２、Ｒ４１、Ｒ５１〜５
３ 抵抗 Ｒ６１、Ｒ６２ 抵抗 Ｉ１１、Ｉ１２、Ｉ３１、Ｉ３２、Ｉ４１〜４８ 定
電流源 Ｉ５１、Ｉ５２、Ｉ６１、Ｉ６２ 定電流源 ＣＬ 負荷容量 ＧＮＤ 接地電位 ＶＥＥ 負の電源電位 Ｖref エミッタ結合型差動回路の基準電位 ＩＮ 入力端子 ＯＵＴ 出力端子 ＤＡＴＡ Ｄ／Ａコンバータ回路の制御入力端子 ＰＡＤ 半導体集積回路チップの電極パッド
Claims (4)
- 【請求項１】定電流源とトランジスタにより構成される
エミッタフォロワと、前記トランジスタのエミッタに接
続される容量負荷と、前記トランジスタのエミッタに一
方の入力が接続されるコンパレータと、前記コンパレー
タの他方の入力に接続されるＤ／Ａコンバータとを備
え、前記エミッタフォロワに入力される入力信号を遅延
させた出力信号を得る可変遅延回路において、前記Ｄ／
Ａコンバータに入力されるデータ信号のＤ／Ａ変換出力
に基づいて前記入力信号からの遅延を決定すると共に、
前記Ｄ／Ａ変換出力端に電極パッドを設け、該電極パッ
ドを介して前記Ｄ／Ａコンバータの変換出力電圧を測定
することにより、該変換出力電圧と相関関係を有する入
力信号に対する前記出力信号の遅延時間を検査すること
を特徴とする可変遅延回路。 - 【請求項２】請求項１記載の可変遅延回路において、前
記Ｄ／Ａコンバータ内の前記コンパレータに出力が接続
されるエミッタフォロワと入力が共通で、前記Ｄ／Ａコ
ンバータ内に別に設けられたエミッタフォロワの出力が
接続された電極パッドを有することを特徴とする可変遅
延回路。 - 【請求項３】請求項１または請求項２記載の可変遅延回
路において、前記Ｄ／Ａコンバータと前記電極パッドを
接続する回路に、静電保護素子が接続されていることを
特徴とする可変遅延回路。 - 【請求項４】定電流源とトランジスタにより構成される
エミッタフォロワと、前記トランジスタのエミッタに接
続される容量負荷と、前記トランジスタのエミッタに一
方の入力が接続されるコンパレータと、前記コンパレー
タの他方の入力に接続されるＤ／Ａコンバータとを備
え、前記エミッタフォロワに入力される入力信号を遅延
させた出力信号を得る可変遅延回路において、前記Ｄ／
Ａコンバータに入力されるデータ信号のＤ／Ａ変換出力
に基づいて前記入力信号からの遅延を決定すると共に、
前記Ｄ／Ａ変換出力端に電極パッドを設け、該電極パッ
ドを介して前記Ｄ／Ａコンバータの変換出力電圧を測定
することにより、該変換出力電圧と相関関係を有する入
力信号に対する前記出力信号の遅延時間を検査すること
を特徴とする可変遅延回路の遅延時間検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320437A JP2991065B2 (ja) | 1994-12-22 | 1994-12-22 | 可変遅延回路および遅延時間検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320437A JP2991065B2 (ja) | 1994-12-22 | 1994-12-22 | 可変遅延回路および遅延時間検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181584A JPH08181584A (ja) | 1996-07-12 |
| JP2991065B2 true JP2991065B2 (ja) | 1999-12-20 |
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ID=18121443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6320437A Expired - Fee Related JP2991065B2 (ja) | 1994-12-22 | 1994-12-22 | 可変遅延回路および遅延時間検査方法 |
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001326562A (ja) | 2000-05-15 | 2001-11-22 | Nec Corp | 可変遅延回路 |
| JP2008077805A (ja) * | 2006-09-25 | 2008-04-03 | Fujitsu Ltd | 半導体記憶装置及びタイミング制御方法 |
| CN109061279B (zh) * | 2018-07-19 | 2024-01-09 | 帝森克罗德集团有限公司 | 交流采样电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244817A (ja) * | 1988-08-04 | 1990-02-14 | Nec Ic Microcomput Syst Ltd | 逐次比較アナログ・ディジタル変換器 |
| JP2999268B2 (ja) * | 1990-12-13 | 2000-01-17 | 株式会社東芝 | パルス可変遅延回路 |
-
1994
- 1994-12-22 JP JP6320437A patent/JP2991065B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08181584A (ja) | 1996-07-12 |
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