JPH07294594A - 集積回路の雑音評価装置およびこれを用いる雑音低減方法 - Google Patents
集積回路の雑音評価装置およびこれを用いる雑音低減方法Info
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- JPH07294594A JPH07294594A JP6091510A JP9151094A JPH07294594A JP H07294594 A JPH07294594 A JP H07294594A JP 6091510 A JP6091510 A JP 6091510A JP 9151094 A JP9151094 A JP 9151094A JP H07294594 A JPH07294594 A JP H07294594A
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Abstract
(57)【要約】
【目的】 アナログ／ディジタル混在集積回路におい
て、ディジタル回路の発生する雑音のアナログ回路への
影響を、混在化の事前に計測・評価するための集積回路
の雑音評価装置を提供すること、および、アナログ／デ
ィジタル混在時の雑音低減を図るための、雑音評価装置
を用いる雑音低減方法を提供すること。 【構成】 少なくとも１つの基板雑音入力部と少なくと
も１つの雑音の影響の測定対象となる回路と少なくとも
１つの基板電源入力部を含む集積回路の雑音を評価する
ための雑音評価装置であって、前記基板雑音入力部に雑
音を入力する信号入力手段と基板電源入力部に安定化電
源を供給する手段および雑音の影響を計測する手段を有
することを特徴とする集積回路の雑音評価装置、およ
び、上述の雑音評価装置を用いる雑音低減方法であっ
て、前記信号入力手段を制御する手段により、前記集積
回路の発生した雑音を打ち消す信号を前記信号入力手段
から前記基板電源入力部に入力することを特徴とする雑
音低減方法。
て、ディジタル回路の発生する雑音のアナログ回路への
影響を、混在化の事前に計測・評価するための集積回路
の雑音評価装置を提供すること、および、アナログ／デ
ィジタル混在時の雑音低減を図るための、雑音評価装置
を用いる雑音低減方法を提供すること。 【構成】 少なくとも１つの基板雑音入力部と少なくと
も１つの雑音の影響の測定対象となる回路と少なくとも
１つの基板電源入力部を含む集積回路の雑音を評価する
ための雑音評価装置であって、前記基板雑音入力部に雑
音を入力する信号入力手段と基板電源入力部に安定化電
源を供給する手段および雑音の影響を計測する手段を有
することを特徴とする集積回路の雑音評価装置、およ
び、上述の雑音評価装置を用いる雑音低減方法であっ
て、前記信号入力手段を制御する手段により、前記集積
回路の発生した雑音を打ち消す信号を前記信号入力手段
から前記基板電源入力部に入力することを特徴とする雑
音低減方法。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の雑音評価装
置およびこれを用いる雑音低減方法に関し、特にＡＳＩ
Ｃなどのアナログ／ディジタル混在集積回路内のディジ
タル回路の発生する雑音など、集積回路の基板経由の雑
音のアナログ回路への影響の評価に好適な集積回路の雑
音評価装置およびこれを用いる雑音低減方法に関する。
置およびこれを用いる雑音低減方法に関し、特にＡＳＩ
Ｃなどのアナログ／ディジタル混在集積回路内のディジ
タル回路の発生する雑音など、集積回路の基板経由の雑
音のアナログ回路への影響の評価に好適な集積回路の雑
音評価装置およびこれを用いる雑音低減方法に関する。
【０００２】
【従来の技術】アナログ回路とディジタル回路を同一基
板上に作成する混在ＩＣにおいて、クロックにより駆動
されるディジタル回路動作に伴って発生する雑音が、集
積回路基板を経由してアナログ回路に伝達され、その影
響によりアナログ回路が誤動作を起こすという問題があ
る。この問題を解決するためには、ディジタル回路の発
生する雑音の大きさを把握し、その影響を定量的に調べ
る必要がある。これまでに、雑音評価用のディジタル回
路と雑音検出用のアナログ回路として電圧比較器を同一
基板上に作成し、入力信号を参照電圧と比較することに
より、雑音の影響を調べる方法が行われている。このよ
うな方法は、例えば、「Ｍeasurement ofＤigital Ｎoi
se in Ｍixed-Ｓignal Ｉntegrated Ｃircuits」(ＶＬＳ
Ｉ Ｃircuit Ｓymposium Ｄigest Ｔechnical Ｐapers,
1993)などに記載されている。
板上に作成する混在ＩＣにおいて、クロックにより駆動
されるディジタル回路動作に伴って発生する雑音が、集
積回路基板を経由してアナログ回路に伝達され、その影
響によりアナログ回路が誤動作を起こすという問題があ
る。この問題を解決するためには、ディジタル回路の発
生する雑音の大きさを把握し、その影響を定量的に調べ
る必要がある。これまでに、雑音評価用のディジタル回
路と雑音検出用のアナログ回路として電圧比較器を同一
基板上に作成し、入力信号を参照電圧と比較することに
より、雑音の影響を調べる方法が行われている。このよ
うな方法は、例えば、「Ｍeasurement ofＤigital Ｎoi
se in Ｍixed-Ｓignal Ｉntegrated Ｃircuits」(ＶＬＳ
Ｉ Ｃircuit Ｓymposium Ｄigest Ｔechnical Ｐapers,
1993)などに記載されている。
【０００３】
【発明が解決しようとする課題】上述の如く、実際に、
雑音評価用のディジタル回路をアナログ回路と同一基板
上に作成し、ディジタル回路の発生する雑音に対するア
ナログ回路の耐性を評価することは可能であるが、この
場合、大規模のディジタル回路をアナログ回路と同時に
作成する必要があるため、雑音の影響を評価するために
チップ面積と開発工数の増大を招くという問題がある。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、アナログ／ディジタル混在集積回路において、デ
ィジタル回路の発生する雑音のアナログ回路への影響
を、混在化の事前に計測・評価するための集積回路の雑
音評価装置を提供することにある。本発明の他の目的
は、アナログ／ディジタル混在時の雑音低減を図るため
の、雑音評価装置を用いる雑音低減方法を提供すること
にある。
雑音評価用のディジタル回路をアナログ回路と同一基板
上に作成し、ディジタル回路の発生する雑音に対するア
ナログ回路の耐性を評価することは可能であるが、この
場合、大規模のディジタル回路をアナログ回路と同時に
作成する必要があるため、雑音の影響を評価するために
チップ面積と開発工数の増大を招くという問題がある。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、アナログ／ディジタル混在集積回路において、デ
ィジタル回路の発生する雑音のアナログ回路への影響
を、混在化の事前に計測・評価するための集積回路の雑
音評価装置を提供することにある。本発明の他の目的
は、アナログ／ディジタル混在時の雑音低減を図るため
の、雑音評価装置を用いる雑音低減方法を提供すること
にある。
【０００４】
【課題を解決するための手段】本発明の上記目的は、少
なくとも１つの基板雑音入力部と少なくとも１つの雑音
の影響の測定対象となる回路と少なくとも１つの基板電
源入力部を含む集積回路の雑音を評価するための雑音評
価装置であって、前記基板雑音入力部に雑音を入力する
信号入力手段と基板電源入力部に安定化電源を供給する
手段および雑音の影響を計測する手段を有することを特
徴とする集積回路の雑音評価装置、および、上述の雑音
評価装置を用いる雑音低減方法であって、前記信号入力
手段を制御する手段により、前記集積回路の発生した雑
音を打ち消す信号を前記信号入力手段から前記基板電源
入力部に入力することを特徴とする雑音低減方法によっ
て達成される。
なくとも１つの基板雑音入力部と少なくとも１つの雑音
の影響の測定対象となる回路と少なくとも１つの基板電
源入力部を含む集積回路の雑音を評価するための雑音評
価装置であって、前記基板雑音入力部に雑音を入力する
信号入力手段と基板電源入力部に安定化電源を供給する
手段および雑音の影響を計測する手段を有することを特
徴とする集積回路の雑音評価装置、および、上述の雑音
評価装置を用いる雑音低減方法であって、前記信号入力
手段を制御する手段により、前記集積回路の発生した雑
音を打ち消す信号を前記信号入力手段から前記基板電源
入力部に入力することを特徴とする雑音低減方法によっ
て達成される。
【０００５】
【作用】本発明に係る集積回路の雑音評価装置において
は、雑音の影響を調べるための評価対象の(アナログ)回
路と基板雑音を入力する手段とを同一基板上に設けた集
積回路と、擬似雑音を入力する信号入力手段と、雑音の
影響を計測する手段とを設けたことにより、アナログ回
路の雑音に対する耐久性を混在化の事前に計測・評価す
ることが可能となるという効果が得られるものである。
また、雑音源としての評価用ディジタル回路を集積回路
上に作成することが不要となるため、チップ面積と開発
工数を低減できるという効果も得られる。また、更に、
本発明に係る集積回路の雑音評価装置を用いる雑音低減
方法においては、上述の如く構成された雑音評価装置を
利用して雑音低減を図ることが可能な、雑音低減方法を
実現できるものである。
は、雑音の影響を調べるための評価対象の(アナログ)回
路と基板雑音を入力する手段とを同一基板上に設けた集
積回路と、擬似雑音を入力する信号入力手段と、雑音の
影響を計測する手段とを設けたことにより、アナログ回
路の雑音に対する耐久性を混在化の事前に計測・評価す
ることが可能となるという効果が得られるものである。
また、雑音源としての評価用ディジタル回路を集積回路
上に作成することが不要となるため、チップ面積と開発
工数を低減できるという効果も得られる。また、更に、
本発明に係る集積回路の雑音評価装置を用いる雑音低減
方法においては、上述の如く構成された雑音評価装置を
利用して雑音低減を図ることが可能な、雑音低減方法を
実現できるものである。
【０００６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例に係る集積回路
の雑音評価装置の構成を示すブロック図である。本実施
例においては、集積回路１は、雑音入力部２と雑音の影
響の評価対象の回路(以下、「評価対象回路」という)３お
よび基板電源入力部６を含んだ回路により構成される。
信号発生回路４からは雑音入力部２へ擬似信号が供給さ
れる。評価対象回路３では、雑音の影響を計測し、その
値は、雑音の影響を計測する手段(以下、「データ処理装
置」ともいう)５に入力される。このデータ処理装置５
は、評価対象回路３がアナログ電圧値を出力する場合に
は、Ａ／Ｄ変換器，データ収集装置，信号処理装置を含
んだ、例えば、ディジタルオシロスコープなどにより構
成される。また、評価対象回路３がＡ／Ｄ変換器のよう
にディジタル電圧値を出力する場合には、データ収集装
置，信号処理装置により構成される。これら、信号処理
部では、雑音信号の振幅，電力，周波数特性，波形など
を計測，処理，表示する。
に説明する。図１は、本発明の一実施例に係る集積回路
の雑音評価装置の構成を示すブロック図である。本実施
例においては、集積回路１は、雑音入力部２と雑音の影
響の評価対象の回路(以下、「評価対象回路」という)３お
よび基板電源入力部６を含んだ回路により構成される。
信号発生回路４からは雑音入力部２へ擬似信号が供給さ
れる。評価対象回路３では、雑音の影響を計測し、その
値は、雑音の影響を計測する手段(以下、「データ処理装
置」ともいう)５に入力される。このデータ処理装置５
は、評価対象回路３がアナログ電圧値を出力する場合に
は、Ａ／Ｄ変換器，データ収集装置，信号処理装置を含
んだ、例えば、ディジタルオシロスコープなどにより構
成される。また、評価対象回路３がＡ／Ｄ変換器のよう
にディジタル電圧値を出力する場合には、データ収集装
置，信号処理装置により構成される。これら、信号処理
部では、雑音信号の振幅，電力，周波数特性，波形など
を計測，処理，表示する。
【０００７】次に、集積回路１における雑音の入力方法
の詳細に関して、図２を用いて説明する。ここでは、集
積回路として、ｐ形の基板９上に回路が作成される場合
を例に説明する。雑音入力部２と基板の安定化を図るた
めの基板電源入力部６は、ともにｐ＋層により作成され
る。このため、雑音入力部２から入力された信号は、主
に抵抗成分ＲsからなるインピーダンスＺsにより構成さ
れる基板９を介して基板電源入力部６へ伝達される。そ
こで、基板電源入力部６に発生する信号の大きさを計測
することにより、基板変動の大きさを調べることができ
る。通常、基板電源入力部６は、外部の安定な基準電位
に低インピーダンスで接続されるが、ここでは、基板電
源入力部６に抵抗Ｒb７を接続し、入力電圧Ｖinと基板
電圧Ｖbを計測する。このとき、基板インピーダンスＺs
は、次式で表される。 Ｚs＝Ｒb・(Ｖin−Ｖb)／Ｖb ・・・・(１）
の詳細に関して、図２を用いて説明する。ここでは、集
積回路として、ｐ形の基板９上に回路が作成される場合
を例に説明する。雑音入力部２と基板の安定化を図るた
めの基板電源入力部６は、ともにｐ＋層により作成され
る。このため、雑音入力部２から入力された信号は、主
に抵抗成分ＲsからなるインピーダンスＺsにより構成さ
れる基板９を介して基板電源入力部６へ伝達される。そ
こで、基板電源入力部６に発生する信号の大きさを計測
することにより、基板変動の大きさを調べることができ
る。通常、基板電源入力部６は、外部の安定な基準電位
に低インピーダンスで接続されるが、ここでは、基板電
源入力部６に抵抗Ｒb７を接続し、入力電圧Ｖinと基板
電圧Ｖbを計測する。このとき、基板インピーダンスＺs
は、次式で表される。 Ｚs＝Ｒb・(Ｖin−Ｖb)／Ｖb ・・・・(１）
【０００８】実際にチップを評価する場合には、チップ
とパッケージを接続するためのボンディングワイヤの持
つインダクタンスなどの寄生インピーダンスが、雑音入
力部２，基板電源入力部６に、それぞれ存在する。寄生
成分の影響を含めた雑音の伝達特性を調べるためには、
雑音入力部２に正弦波を入力して周波数特性を計測する
ことが有効である。次に、この基板変動の大きさから評
価対象回路３への雑音の影響を計測する方法について、
図３を用いて説明する。ここでは、評価対象回路３とし
て、ｐ形基板上にｎチャネルＭＯＳトランジスタ１１の
アンプが構成された場合を例にして説明する。ｎチャネ
ルＭＯＳトランジスタ１１の第１端子１２は、外部の安
定な基準電圧８に接続される。また、外部信号入力端子
として用いられる第２端子１３は、バイアス電源１６に
接続される。
とパッケージを接続するためのボンディングワイヤの持
つインダクタンスなどの寄生インピーダンスが、雑音入
力部２，基板電源入力部６に、それぞれ存在する。寄生
成分の影響を含めた雑音の伝達特性を調べるためには、
雑音入力部２に正弦波を入力して周波数特性を計測する
ことが有効である。次に、この基板変動の大きさから評
価対象回路３への雑音の影響を計測する方法について、
図３を用いて説明する。ここでは、評価対象回路３とし
て、ｐ形基板上にｎチャネルＭＯＳトランジスタ１１の
アンプが構成された場合を例にして説明する。ｎチャネ
ルＭＯＳトランジスタ１１の第１端子１２は、外部の安
定な基準電圧８に接続される。また、外部信号入力端子
として用いられる第２端子１３は、バイアス電源１６に
接続される。
【０００９】更に、ｎチャネルＭＯＳトランジスタ１１
の第３端子１４は、バイアス抵抗１５を介してバイアス
電源１７に接続される。ここで、ＭＯＳトランジスタを
増幅回路として動作する場合には、バイアス電源１７は
バイアス電源１６に対してＭＯＳトランジスタのしきい
値電圧分より高い値を供給する。増幅された信号は、第
３端子１４から計測される。上述の如く構成された評価
対象回路３において、信号発生回路４から雑音入力端子
２へ信号が入力されると、基板を介してｎチャネルＭＯ
Ｓトランジスタの第２端子１３の背面に雑音が入力さ
れ、第３端子１４は雑音の影響を受けて変動する。この
変動を計測することにより、雑音の影響を調べることが
できる。雑音の計測は、オシロスコープなどを用いて行
うことができる。なお、通常の増幅器として本トランジ
スタを利用する場合には、第２端子１３にバイアス電源
１６とともに測定対象の信号を入力し、第３端子１４に
て計測すれば良い。
の第３端子１４は、バイアス抵抗１５を介してバイアス
電源１７に接続される。ここで、ＭＯＳトランジスタを
増幅回路として動作する場合には、バイアス電源１７は
バイアス電源１６に対してＭＯＳトランジスタのしきい
値電圧分より高い値を供給する。増幅された信号は、第
３端子１４から計測される。上述の如く構成された評価
対象回路３において、信号発生回路４から雑音入力端子
２へ信号が入力されると、基板を介してｎチャネルＭＯ
Ｓトランジスタの第２端子１３の背面に雑音が入力さ
れ、第３端子１４は雑音の影響を受けて変動する。この
変動を計測することにより、雑音の影響を調べることが
できる。雑音の計測は、オシロスコープなどを用いて行
うことができる。なお、通常の増幅器として本トランジ
スタを利用する場合には、第２端子１３にバイアス電源
１６とともに測定対象の信号を入力し、第３端子１４に
て計測すれば良い。
【００１０】上記実施例は、ｐ形基板上にｎチャネルＭ
ＯＳトランジスタを作成した場合の評価方法を述べたも
のであるが、ｐチャネルＭＯＳトランジスタ２１の場合
も同様に評価することができる。その構成例を、図４に
示す。ｐチャネルＭＯＳトランジスタ２１の第１端子２
２は、ｎウェル２０を安定化するための端子とともに、
構成回路の端子の中で最も高い基準電源２９に接続さ
れ、第２端子２３はバイアス電源２６に、第３端子２４
はバイアス抵抗２５を介してバイアス電源２７に接続さ
れる。ここで、基板電源入力部６は安定な最も低いレベ
ルの電圧に接続される。雑音の影響は第３端子２４から
計測される。ここで、雑音入力部２から信号が入力され
ると、基板９を介してｐチャネルＭＯＳトランジスタ２
１に伝達されるが、これはｎウェル２０内に作成されて
いるために、基板９に対して容量結合による雑音の影響
が現れる。このような雑音の影響を観測するために雑音
入力端子２から正弦波を入力すれば、評価対象回路の基
板雑音に対する周波数特性を計測することが可能であ
る。
ＯＳトランジスタを作成した場合の評価方法を述べたも
のであるが、ｐチャネルＭＯＳトランジスタ２１の場合
も同様に評価することができる。その構成例を、図４に
示す。ｐチャネルＭＯＳトランジスタ２１の第１端子２
２は、ｎウェル２０を安定化するための端子とともに、
構成回路の端子の中で最も高い基準電源２９に接続さ
れ、第２端子２３はバイアス電源２６に、第３端子２４
はバイアス抵抗２５を介してバイアス電源２７に接続さ
れる。ここで、基板電源入力部６は安定な最も低いレベ
ルの電圧に接続される。雑音の影響は第３端子２４から
計測される。ここで、雑音入力部２から信号が入力され
ると、基板９を介してｐチャネルＭＯＳトランジスタ２
１に伝達されるが、これはｎウェル２０内に作成されて
いるために、基板９に対して容量結合による雑音の影響
が現れる。このような雑音の影響を観測するために雑音
入力端子２から正弦波を入力すれば、評価対象回路の基
板雑音に対する周波数特性を計測することが可能であ
る。
【００１１】また、入力する雑音信号の振幅を変化させ
ることにより、入力に対する雑音の影響を調べることも
可能である。その結果は図５に示すように、入力雑音に
対して検出雑音が比例する関係として求められる。この
関係から、ディジタル回路規模に対する雑音の影響を推
定することが可能である。ところで、実際のディジタル
回路の発生する雑音は、クロックの立上りおよび立下が
りに生じる充放電電流を原因とする高周波のリンギング
波形である。このような性質の雑音を計測するための雑
音入力方法に関する実施例を、以下、図６を用いて説明
する。本実施例においては、信号発生回路４としては方
形波を発生する回路を用い、これに並列に抵抗Ｒｉｎ３
１を接続し、容量Ｃin３２を介して雑音入力部２に信号
を入力する。この結果、入力信号はＲin３１，Ｃin３２
の時定数により調整することが可能となる。時定数Ｔs
は、次式により与えられる。 Ｔs＝Ｒin／Ｃin ・・・・(２)
ることにより、入力に対する雑音の影響を調べることも
可能である。その結果は図５に示すように、入力雑音に
対して検出雑音が比例する関係として求められる。この
関係から、ディジタル回路規模に対する雑音の影響を推
定することが可能である。ところで、実際のディジタル
回路の発生する雑音は、クロックの立上りおよび立下が
りに生じる充放電電流を原因とする高周波のリンギング
波形である。このような性質の雑音を計測するための雑
音入力方法に関する実施例を、以下、図６を用いて説明
する。本実施例においては、信号発生回路４としては方
形波を発生する回路を用い、これに並列に抵抗Ｒｉｎ３
１を接続し、容量Ｃin３２を介して雑音入力部２に信号
を入力する。この結果、入力信号はＲin３１，Ｃin３２
の時定数により調整することが可能となる。時定数Ｔs
は、次式により与えられる。 Ｔs＝Ｒin／Ｃin ・・・・(２)
【００１２】また、上述の抵抗Ｒin３１および容量Ｃin
３２は評価基板上に作成することも可能である。このた
めの雑音入力部の構成に関する実施例を、以下、図７を
用いて説明する。容量部は、配線間の容量あるいはｐｎ
接合容量により形成することができる。接合容量は、雑
音入力部をｐ基板ならばｎ層で、ｎ基板ならばｐ層で領
域を作成することにより、容易に形成できる。更に、こ
の領域のサイズ，印加電圧を調整することにより、容量
値を変化させることができる。また、抵抗はポリシリコ
ンなどのように高抵抗の配線層を用いて作成し、その一
端を雑音入力部２へ、他端を安定化電源へ接続する。ま
た、拡散抵抗を用いて抵抗成分を確保しても良い。本実
施例によれば、容量，抵抗を集積回路基板上に作成でき
るため、外部回路を新たに設けることが不要となる。
３２は評価基板上に作成することも可能である。このた
めの雑音入力部の構成に関する実施例を、以下、図７を
用いて説明する。容量部は、配線間の容量あるいはｐｎ
接合容量により形成することができる。接合容量は、雑
音入力部をｐ基板ならばｎ層で、ｎ基板ならばｐ層で領
域を作成することにより、容易に形成できる。更に、こ
の領域のサイズ，印加電圧を調整することにより、容量
値を変化させることができる。また、抵抗はポリシリコ
ンなどのように高抵抗の配線層を用いて作成し、その一
端を雑音入力部２へ、他端を安定化電源へ接続する。ま
た、拡散抵抗を用いて抵抗成分を確保しても良い。本実
施例によれば、容量，抵抗を集積回路基板上に作成でき
るため、外部回路を新たに設けることが不要となる。
【００１３】ここで、雑音計測のための集積回路の配置
に関して説明する。まず、雑音入力部２および基板電源
入力部６の集積回路１上への配置に関する実施例を、図
８を用いて説明する。評価対象回路３の受ける雑音の影
響は雑音を入力する位置，雑音入力する領域の大きさに
依存する。このため、雑音の影響を総合的に評価するた
めには、複数の箇所において雑音の影響を計測する必要
がある。そこで、雑音入力部２ａ，２ｂ，２ｃを集積回
路上に設けることにより、接続状態をスイッチ３３ａ，
３３ｂ，３３ｃにより切り替えて、雑音の影響を測定す
ることが可能である。更に、上記雑音入力部を安定な基
準電位に接続することにより、他の回路が発生する雑音
の影響を抑えることも可能である。
に関して説明する。まず、雑音入力部２および基板電源
入力部６の集積回路１上への配置に関する実施例を、図
８を用いて説明する。評価対象回路３の受ける雑音の影
響は雑音を入力する位置，雑音入力する領域の大きさに
依存する。このため、雑音の影響を総合的に評価するた
めには、複数の箇所において雑音の影響を計測する必要
がある。そこで、雑音入力部２ａ，２ｂ，２ｃを集積回
路上に設けることにより、接続状態をスイッチ３３ａ，
３３ｂ，３３ｃにより切り替えて、雑音の影響を測定す
ることが可能である。更に、上記雑音入力部を安定な基
準電位に接続することにより、他の回路が発生する雑音
の影響を抑えることも可能である。
【００１４】次に、基板電源入力部および雑音検出用抵
抗Ｒbの配置に関して 説明する。雑音検出用抵抗Ｒbを
基板外部に作成する場合、ｐチャネルＭＯＳトランジス
タの基板グランド端子と回路グランド端子を別に基板外
部に出力する必要があり、ＩＣピン数の増加を招く。こ
れを防ぐための実施例を、図９に示す。本実施例におい
ては、雑音検出用抵抗Ｒbは 図７に示した入力抵抗Ｒin
と同様に基板内部にポリシリコンなどの高抵抗の層を用
いて作成することが可能である。そこで、雑音検出用抵
抗を集積回路１の上に作成し、その一端にはスイッチ３
５を他端には基板電源入力部６を接続し、チップ外部で
安定な基準電圧８に接続する。更に、抵抗を直列あるい
は並列に複数本設けてスイッチにより切り替えることに
より、抵抗値を変させて計測することが可能である。な
お、上記実施例において、スイッチは、ＭＯＳトランジ
スタなどにより容易に構成できる。
抗Ｒbの配置に関して 説明する。雑音検出用抵抗Ｒbを
基板外部に作成する場合、ｐチャネルＭＯＳトランジス
タの基板グランド端子と回路グランド端子を別に基板外
部に出力する必要があり、ＩＣピン数の増加を招く。こ
れを防ぐための実施例を、図９に示す。本実施例におい
ては、雑音検出用抵抗Ｒbは 図７に示した入力抵抗Ｒin
と同様に基板内部にポリシリコンなどの高抵抗の層を用
いて作成することが可能である。そこで、雑音検出用抵
抗を集積回路１の上に作成し、その一端にはスイッチ３
５を他端には基板電源入力部６を接続し、チップ外部で
安定な基準電圧８に接続する。更に、抵抗を直列あるい
は並列に複数本設けてスイッチにより切り替えることに
より、抵抗値を変させて計測することが可能である。な
お、上記実施例において、スイッチは、ＭＯＳトランジ
スタなどにより容易に構成できる。
【００１５】更に、雑音の影響を実際の回路動作を模擬
して計測するための実施例を、図１０を用いて説明す
る。本実施例において、信号発生回路４には、信号発生
回路制御装置３４が接続される。信号発生回路制御装置
３４では、基板に入力する信号形状を決定するための信
号が作成され、これが信号線３６を介して信号発生回路
４に入力される。このときの信号発生回路４は、信号形
状を記憶するディジタルメモリや、この値に従って、ア
ナログ値を出力するＤ／Ａ変換器により構成することが
できる。以上の実施例では、信号発生回路４を集積回路
外部に設置する場合について述べたが、上述の実施例に
ように信号発生回路制御装置を組み合わせる場合には、
雑音評価装置の規模が増大するという問題がある。
して計測するための実施例を、図１０を用いて説明す
る。本実施例において、信号発生回路４には、信号発生
回路制御装置３４が接続される。信号発生回路制御装置
３４では、基板に入力する信号形状を決定するための信
号が作成され、これが信号線３６を介して信号発生回路
４に入力される。このときの信号発生回路４は、信号形
状を記憶するディジタルメモリや、この値に従って、ア
ナログ値を出力するＤ／Ａ変換器により構成することが
できる。以上の実施例では、信号発生回路４を集積回路
外部に設置する場合について述べたが、上述の実施例に
ように信号発生回路制御装置を組み合わせる場合には、
雑音評価装置の規模が増大するという問題がある。
【００１６】しかしながら、例えば、雑音の影響を受け
やすいアナログ回路の雑音に対する性能を直接第３者に
示す場合などには、評価装置規模が小さいことが望まれ
る。この問題を解決するための実施例を、図１１を用い
て説明する。本実施例において、信号発生回路４は、評
価対象回路３と同一の集積回路１上に作成された、集積
回路上で雑音入力部２と接続される。なお、信号発生回
路４を構成する発振器，ディジタルメモリおよびＤ／Ａ
変換器などの回路は、集積回路上に容易に実現できる。
信号発生回路を集積回路上に設けることにより、雑音評
価装置の小規模化を図ることができる。更に、集積回路
から信号を供給することができるため、集積回路外部の
配線などにより雑音入力部に生じる寄生素子成分の影響
を避けて計測することができる。また、信号発生回路４
を集積回路１上に作成することにより、図１２に示すよ
うに信号発生回路制御装置を設けても雑音評価装置の規
模を小さくすることができる。
やすいアナログ回路の雑音に対する性能を直接第３者に
示す場合などには、評価装置規模が小さいことが望まれ
る。この問題を解決するための実施例を、図１１を用い
て説明する。本実施例において、信号発生回路４は、評
価対象回路３と同一の集積回路１上に作成された、集積
回路上で雑音入力部２と接続される。なお、信号発生回
路４を構成する発振器，ディジタルメモリおよびＤ／Ａ
変換器などの回路は、集積回路上に容易に実現できる。
信号発生回路を集積回路上に設けることにより、雑音評
価装置の小規模化を図ることができる。更に、集積回路
から信号を供給することができるため、集積回路外部の
配線などにより雑音入力部に生じる寄生素子成分の影響
を避けて計測することができる。また、信号発生回路４
を集積回路１上に作成することにより、図１２に示すよ
うに信号発生回路制御装置を設けても雑音評価装置の規
模を小さくすることができる。
【００１７】以上の実施例では、擬似雑音信号などを入
力し、回路を評価する方法に関して述べたが、本雑音評
価装置により、実際のアナログ／ディジタル混在集積回
路などにおけるディジタル回路のように、雑音を発生す
る回路３７を含んだ集積回路の雑音低減を図ることが可
能である。すなわち、信号発生回路制御装置３４によ
り、信号発生回路４の発生する信号を制御し、集積回路
動作時の雑音が最も小さくなるように設定することによ
り、雑音を発生する回路３７を含んだ集積回路の雑音低
減を図ることが可能である。また、これにより、１つの
集積回路に搭載できるディジタル回路規模を増大するこ
とが可能になる。上記実施例によれば、ディジタル回路
の発生する雑音によるアナログ回路の動作特性の劣化を
アナログ回路単体で自前に評価することにより、アナロ
グ回路と混在可能なディジタル回路規模を推定すること
が可能となり、更に、混在時の雑音低減できるため、大
規模混在集積回路を作成する上で極めて有効である。な
お、上記各実施例は本発明の一例を示したものであり、
本発明はこれに限定されるべきものではないことは言う
までもないことである。
力し、回路を評価する方法に関して述べたが、本雑音評
価装置により、実際のアナログ／ディジタル混在集積回
路などにおけるディジタル回路のように、雑音を発生す
る回路３７を含んだ集積回路の雑音低減を図ることが可
能である。すなわち、信号発生回路制御装置３４によ
り、信号発生回路４の発生する信号を制御し、集積回路
動作時の雑音が最も小さくなるように設定することによ
り、雑音を発生する回路３７を含んだ集積回路の雑音低
減を図ることが可能である。また、これにより、１つの
集積回路に搭載できるディジタル回路規模を増大するこ
とが可能になる。上記実施例によれば、ディジタル回路
の発生する雑音によるアナログ回路の動作特性の劣化を
アナログ回路単体で自前に評価することにより、アナロ
グ回路と混在可能なディジタル回路規模を推定すること
が可能となり、更に、混在時の雑音低減できるため、大
規模混在集積回路を作成する上で極めて有効である。な
お、上記各実施例は本発明の一例を示したものであり、
本発明はこれに限定されるべきものではないことは言う
までもないことである。
【００１８】
【発明の効果】以上、詳細に説明した如く、本発明によ
れば、アナログ／ディジタル混在集積回路において、デ
ィジタル回路の発生する雑音のアナログ回路への影響
を、混在化の事前に計測・評価するための集積回路の雑
音評価装置を実現できるという効果、および、アナログ
／ディジタル混在時の雑音低減を図るための、雑音評価
装置を用いる雑音低減方法を実現できるという効果を奏
するものである。
れば、アナログ／ディジタル混在集積回路において、デ
ィジタル回路の発生する雑音のアナログ回路への影響
を、混在化の事前に計測・評価するための集積回路の雑
音評価装置を実現できるという効果、および、アナログ
／ディジタル混在時の雑音低減を図るための、雑音評価
装置を用いる雑音低減方法を実現できるという効果を奏
するものである。
【図１】本発明の一実施例に係る集積回路の雑音評価装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】図１に示した集積回路１における雑音の入力方
法の詳細説明図である。
法の詳細説明図である。
【図３】基板変動の大きさから評価対象回路３への雑音
の影響を計測する方法の説明図である。
の影響を計測する方法の説明図である。
【図４】ｎチャネルＭＯＳトランジタにおける雑音の検
出方法の説明図である。
出方法の説明図である。
【図５】入力雑音に対する検出雑音量の変化を表わす図
である。
である。
【図６】高周波のリンギング波形のような性質の雑音を
計測するための雑音入力方法の説明図である。
計測するための雑音入力方法の説明図である。
【図７】雑音入力部２の他の構成例を示す図である。
【図８】雑音入力部２および基板電源入力部６の集積回
路１上への配置を説明する図である。
路１上への配置を説明する図である。
【図９】基板電源入力部６および雑音検出用抵抗Ｒbの
配置を説明する図である。
配置を説明する図である。
【図１０】雑音の影響を、実際の回路動作を模擬して計
測するための実施例を示す図である。
測するための実施例を示す図である。
【図１１】評価装置規模を小さくするための実施例の説
明図である。
明図である。
【図１２】基板上に信号発生回路制御装置を設けた実施
例の説明図である。
例の説明図である。
１ 集積回路 ２ 雑音入力部 ３ 評価対象回路 ４ 信号発生回路 ５ データ処理装置 ６ 基板電源入力部 ７ 雑音検出抵抗 ８ 基準電圧 ９ 基板 １１ ｎチャネルＭＯＳトランジスタ １２ 第１端子 １３ 第２端子 １４ 第３端子 １５ バイアス抵抗 １６ バイアス電源 １７ バイアス電源 ２０ ｎウェル ２１ ｐチャネルＭＯＳトランジスタ ２２ 第１端子 ２３ 第２端子 ２４ 第３端子 ２５ バイアス抵抗 ２６ バイアス電源 ２７ バイアス電源 ２９ 基準電源 ３１ 入力抵抗 ３２ 入力容量 ３３ スイッチ ３４ 信号発生回路制御装置 ３５ スイッチ ３６ 信号線 ３７ 雑音を発生する回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｚ 7630−4Ｍ 27/04 21/822
Claims (10)
- 【請求項１】 少なくとも１つの基板雑音入力部と少な
くとも１つの雑音の影響の測定対象となる回路と少なく
とも１つの基板電源入力部を含む集積回路の雑音を評価
するための雑音評価装置であって、前記基板雑音入力部
に雑音を入力する信号入力手段と基板電源入力部に安定
化電源を供給する手段および雑音の影響を計測する手段
を有することを特徴とする集積回路の雑音評価装置。 - 【請求項２】 請求項１記載の各手段に加えて、前記信
号入力手段を制御する手段を有することを特徴とする集
積回路の雑音評価装置。 - 【請求項３】 前記信号入力手段を前記集積回路内に設
けることを特徴とする請求項１または２記載の集積回路
の雑音評価装置。 - 【請求項４】 前記基板電源入力部と安定化電源との間
に抵抗を挿入することを特徴とする請求項１〜３のいず
れかに記載の集積回路の雑音評価装置。 - 【請求項５】 前記信号入力手段は、基準電位に対して
前記抵抗と並列に接続されるとともに、容量を介して前
記基板雑音入力部に接続される、方形波を発生する雑音
信号入力手段であることを特徴とする請求項４記載の集
積回路の雑音評価装置。 - 【請求項６】 前記抵抗あるいは容量を前記集積回路の
基板上に作成することを特徴とする請求項請求項４また
は５記載の集積回路の雑音評価装置。 - 【請求項７】 前記基板雑音入力部が前記集積回路上に
複数存在し、それらの大きさおよび集積回路上の設置位
置が異なり、それらをスイッチにより接続／非接続の状
態に切り替え可能に構成したことを特徴とする請求項１
〜６のいずれかに記載の集積回路の雑音評価装置。 - 【請求項８】 前記基板雑音入力部を、スイッチによ
り、前記信号入力手段に接続／非接続，安定化電源に接
続の３つの状態に切り替え可能に構成したこと特徴とす
る請求項１〜７のいずれかに記載の集積回路の雑音評価
装置。 - 【請求項９】 前記抵抗の大きさをスイッチにより切り
替え可能に構成したことを特徴とする請求項５〜８のい
ずれかに記載の集積回路の雑音評価装置。 - 【請求項１０】 請求項２〜９のいずれかに記載の雑音
評価装置を用いる雑音低減方法であって、前記信号入力
手段を制御する手段により、前記集積回路の発生した雑
音を打ち消す信号を前記信号入力手段から前記基板電源
入力部に入力することを特徴とする雑音低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6091510A JPH07294594A (ja) | 1994-04-28 | 1994-04-28 | 集積回路の雑音評価装置およびこれを用いる雑音低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6091510A JPH07294594A (ja) | 1994-04-28 | 1994-04-28 | 集積回路の雑音評価装置およびこれを用いる雑音低減方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07294594A true JPH07294594A (ja) | 1995-11-10 |
Family
ID=14028415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6091510A Pending JPH07294594A (ja) | 1994-04-28 | 1994-04-28 | 集積回路の雑音評価装置およびこれを用いる雑音低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07294594A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696845B2 (en) * | 2001-07-27 | 2004-02-24 | Ando Electric Co., Ltd. (Japanese) | Noise evaluation circuit for IC tester |
| US6875920B2 (en) | 2001-09-13 | 2005-04-05 | Hitachi, Ltd. | Semiconductor device and design support method of electronic device using the same |
| JP2014067822A (ja) * | 2012-09-25 | 2014-04-17 | Seiko Npc Corp | 半導体装置 |
| CN112379185A (zh) * | 2020-11-06 | 2021-02-19 | 海光信息技术股份有限公司 | 一种裸片的电源噪声测试结构 |
-
1994
- 1994-04-28 JP JP6091510A patent/JPH07294594A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696845B2 (en) * | 2001-07-27 | 2004-02-24 | Ando Electric Co., Ltd. (Japanese) | Noise evaluation circuit for IC tester |
| US6875920B2 (en) | 2001-09-13 | 2005-04-05 | Hitachi, Ltd. | Semiconductor device and design support method of electronic device using the same |
| JP2014067822A (ja) * | 2012-09-25 | 2014-04-17 | Seiko Npc Corp | 半導体装置 |
| CN112379185A (zh) * | 2020-11-06 | 2021-02-19 | 海光信息技术股份有限公司 | 一种裸片的电源噪声测试结构 |
| CN112379185B (zh) * | 2020-11-06 | 2023-03-21 | 海光信息技术股份有限公司 | 一种裸片的电源噪声测试结构 |
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