JP3206502B2 - 半導体集積回路のテスト方法 - Google Patents
半導体集積回路のテスト方法Info
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のテ
スト方法に関し、特に差動回路とＣＭＯＳ回路とが搭載
された半導体集積回路のテスト方法に関するものであ
る。
スト方法に関し、特に差動回路とＣＭＯＳ回路とが搭載
された半導体集積回路のテスト方法に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路の主流であるＣＭＯＳ
ＬＳＩにおいては、近年、高集積化、高速化の要求が高
まりつつあり、特にＬＳＩに求められるシステム周波数
は現在でも数１００ＭＨz オーダーに達している。かか
る要求を達成するための課題としては、ＬＳＩ出力の動
作周波数をいかに向上させるかにかかっている。
ＬＳＩにおいては、近年、高集積化、高速化の要求が高
まりつつあり、特にＬＳＩに求められるシステム周波数
は現在でも数１００ＭＨz オーダーに達している。かか
る要求を達成するための課題としては、ＬＳＩ出力の動
作周波数をいかに向上させるかにかかっている。
【０００３】上記課題を解決する一手法として、ＧＴＬ
（Gunning Transceiver Logic ）等の高速回路が提案さ
れている。これ等の回路の多くは出力振幅をより小さく
することによって高周波出力を実現している。よって、
このＬＳＩ出力をインタフェースする相手側のＬＳＩ入
力も小振幅に対応した入力回路でなければならない。
（Gunning Transceiver Logic ）等の高速回路が提案さ
れている。これ等の回路の多くは出力振幅をより小さく
することによって高周波出力を実現している。よって、
このＬＳＩ出力をインタフェースする相手側のＬＳＩ入
力も小振幅に対応した入力回路でなければならない。
【０００４】図２はＧＴＬが搭載されたＬＳＩの構成例
を示す図である。ＬＳＩ１０にはＧＴＬ出力回路ａが搭
載されており、ＬＳＩ２０にはＧＴＬ出力回路ｂが搭載
されている。また、ＧＴＬ出力回路ａとＧＴＬ入力回路
ｂとの結線３０には、比較的低抵抗値を有する終端抵抗
Ｒが設けられており、この終端抵抗Ｒを介して終端電圧
ＶT が当該結線３０へ供給されている。
を示す図である。ＬＳＩ１０にはＧＴＬ出力回路ａが搭
載されており、ＬＳＩ２０にはＧＴＬ出力回路ｂが搭載
されている。また、ＧＴＬ出力回路ａとＧＴＬ入力回路
ｂとの結線３０には、比較的低抵抗値を有する終端抵抗
Ｒが設けられており、この終端抵抗Ｒを介して終端電圧
ＶT が当該結線３０へ供給されている。
【０００５】図３はＧＴＬ入力回路ｂの例を示す図であ
り、Ｐ型ＭＯＳトランジスタＴ１とＴ２とによる差動回
路構成となっている。すなわち、トランジスタＴ１のゲ
ートには入力Ｖinが、トランジスタＴ２のゲートには基
準電圧Ｖref が夫々供給されており、これ等両トランジ
スタＴ１，Ｔ２の共通ソースと高電位電源ＶDDとの間に
はＰ型ＭＯＳトランジスタＴ３が設けられている。この
トランジスタＴ３のゲートには入力Ｖinが供給されてい
る。
り、Ｐ型ＭＯＳトランジスタＴ１とＴ２とによる差動回
路構成となっている。すなわち、トランジスタＴ１のゲ
ートには入力Ｖinが、トランジスタＴ２のゲートには基
準電圧Ｖref が夫々供給されており、これ等両トランジ
スタＴ１，Ｔ２の共通ソースと高電位電源ＶDDとの間に
はＰ型ＭＯＳトランジスタＴ３が設けられている。この
トランジスタＴ３のゲートには入力Ｖinが供給されてい
る。
【０００６】両トランジスタＴ１，Ｔ２のソース負荷と
して、Ｎ型ＭＯＳトランジスタＴ４，Ｔ５によるカレン
トミラー回路が設けられており、トランジスタＴ２のド
レインからインバータ（一般にはＣＭＯＳインバータ）
１を介して出力Ｖout が導出される様になっている。
して、Ｎ型ＭＯＳトランジスタＴ４，Ｔ５によるカレン
トミラー回路が設けられており、トランジスタＴ２のド
レインからインバータ（一般にはＣＭＯＳインバータ）
１を介して出力Ｖout が導出される様になっている。
【０００７】この回路においては、通常のＣＭＯＳ入力
回路と比較して高周波動作が容易に実現できる様になっ
ている。なぜならば、通常のＣＭＯＳ回路における論理
信号は、ハイレベルがＶDD（回路の高電位電源電圧）で
あり、ローレベルがグランド電位であるが、この図３の
差動入力回路では、ハイレベルがＶDDとＶref との間の
電圧であり、ローレベルがＶref とグランド電位との間
の電圧で動作するので、低振幅の入力信号でも安定に動
作を保証することができるからである。
回路と比較して高周波動作が容易に実現できる様になっ
ている。なぜならば、通常のＣＭＯＳ回路における論理
信号は、ハイレベルがＶDD（回路の高電位電源電圧）で
あり、ローレベルがグランド電位であるが、この図３の
差動入力回路では、ハイレベルがＶDDとＶref との間の
電圧であり、ローレベルがＶref とグランド電位との間
の電圧で動作するので、低振幅の入力信号でも安定に動
作を保証することができるからである。
【０００８】図４に図２の構成における各部の電圧レベ
ルの関係の一例を示している。ここでは、電源電圧ＶDD
＝５Ｖ，終端電圧ＶT ＝１．２Ｖ，基準電圧Ｖref ＝
０．８Ｖとしている。また、ＧＴＬ出力回路は通常ハイ
レベルはＶT ，ローレベル（Ｖol）は０＜Ｖol＜０．４
Ｖである。尚、図３の回路構成では、ゲートに基準電圧
Ｖref が印加されたトランジスタＴ２のドレイン出力に
インバータ１を用いて通常のＣＭＯＳレベルに変換し
て、その後でＬＳＩ２０内部へ信号を伝搬している。
ルの関係の一例を示している。ここでは、電源電圧ＶDD
＝５Ｖ，終端電圧ＶT ＝１．２Ｖ，基準電圧Ｖref ＝
０．８Ｖとしている。また、ＧＴＬ出力回路は通常ハイ
レベルはＶT ，ローレベル（Ｖol）は０＜Ｖol＜０．４
Ｖである。尚、図３の回路構成では、ゲートに基準電圧
Ｖref が印加されたトランジスタＴ２のドレイン出力に
インバータ１を用いて通常のＣＭＯＳレベルに変換し
て、その後でＬＳＩ２０内部へ信号を伝搬している。
【０００９】
【発明が解決しようとする課題】ＣＭＯＳ構成の回路で
は、信号の変化時の貫通電流は流れるものの、定常状態
ではほとんど電流は流れない。しかしながら、ＬＳＩの
内部回路に不良箇所があり電源やアースと導通している
箇所が存在すると、定常状態においても電流が流れこと
になる。従って、定常状態の消費電流を測定することに
よって、ＬＳＩ内部回路の素子に不具合があるかどうか
をテストすることができ、これをＩＤＤＱテスト（静消
費電流の測定テスト：Quiescent ＩDDテスト）と称して
おり、テストパターンによるファクンションテストを補
完して故障検出率の向上のために最近導入されてきてい
る新テスト手法である。
は、信号の変化時の貫通電流は流れるものの、定常状態
ではほとんど電流は流れない。しかしながら、ＬＳＩの
内部回路に不良箇所があり電源やアースと導通している
箇所が存在すると、定常状態においても電流が流れこと
になる。従って、定常状態の消費電流を測定することに
よって、ＬＳＩ内部回路の素子に不具合があるかどうか
をテストすることができ、これをＩＤＤＱテスト（静消
費電流の測定テスト：Quiescent ＩDDテスト）と称して
おり、テストパターンによるファクンションテストを補
完して故障検出率の向上のために最近導入されてきてい
る新テスト手法である。
【００１０】ところが、上述した図３に示す差動回路
は、常時定常電流が流れる構成となっている。よって、
ＬＳＩが定常状態（スタティックな状態）において正常
動作しているにもかかわらず、電流が流れることにな
る。そこで、図５に示す様な回路構成の差動回路が考え
られる。すなわち、図３の回路におけるＰ型トランジス
タＴ３のゲートに対してイネーブル信号Ｖenを供給し、
またトランジスタＴ２のドレインとアースとの間にＮ型
トランジスタＴ６を設けて、このトランジスタのゲート
にもイネーブル信号Ｖenを供給する構成である。
は、常時定常電流が流れる構成となっている。よって、
ＬＳＩが定常状態（スタティックな状態）において正常
動作しているにもかかわらず、電流が流れることにな
る。そこで、図５に示す様な回路構成の差動回路が考え
られる。すなわち、図３の回路におけるＰ型トランジス
タＴ３のゲートに対してイネーブル信号Ｖenを供給し、
またトランジスタＴ２のドレインとアースとの間にＮ型
トランジスタＴ６を設けて、このトランジスタのゲート
にもイネーブル信号Ｖenを供給する構成である。
【００１１】かかる構成において、イネーブル信号Ｖen
をハイレベルにすることで、上記定常電流をカットする
ことができる。しかしながら、このとき、出力Ｖout は
入力Ｖinの値にかかわらず、ハイレベルに固定されてし
まうので、この電流カットの状態では、最適なＩＤＤＱ
テストパターンにてＩＤＤＱテストを実施することがで
きないことになる。
をハイレベルにすることで、上記定常電流をカットする
ことができる。しかしながら、このとき、出力Ｖout は
入力Ｖinの値にかかわらず、ハイレベルに固定されてし
まうので、この電流カットの状態では、最適なＩＤＤＱ
テストパターンにてＩＤＤＱテストを実施することがで
きないことになる。
【００１２】この様に、従来の差動回路が搭載されたＣ
ＭＯＳ ＬＳＩでは、有効なＩＤＤＱテストを実施する
ことが不可能であるという欠点がある。
ＭＯＳ ＬＳＩでは、有効なＩＤＤＱテストを実施する
ことが不可能であるという欠点がある。
【００１３】
【００１４】本発明の目的は、定常的な電流が流れる差
動回路が搭載されたＣＭＯＳ ＬＳＩであっても、適切
なＩＤＤＱテストを実施することが可能なテスト方法を
提供することである。
動回路が搭載されたＣＭＯＳ ＬＳＩであっても、適切
なＩＤＤＱテストを実施することが可能なテスト方法を
提供することである。
【００１５】
【００１６】
【００１７】
【課題を解決するための手段】 本 発明によれば、定常電
流が流れる差動回路と、定常電流がゼロの他の回路と、
前記差動回路の高電位側電源用の第一の端子と、前記他
の回路の高電位側電源用の第二の端子とを有する半導体
集積回路の静消費電流測定のためのテスト方法であっ
て、前記第一及び第二の端子に互いに独立した電源から
の電源電圧を供給しつつ静消費電流の測定テストを行う
ことを特徴とするテスト方法が得られる。
流が流れる差動回路と、定常電流がゼロの他の回路と、
前記差動回路の高電位側電源用の第一の端子と、前記他
の回路の高電位側電源用の第二の端子とを有する半導体
集積回路の静消費電流測定のためのテスト方法であっ
て、前記第一及び第二の端子に互いに独立した電源から
の電源電圧を供給しつつ静消費電流の測定テストを行う
ことを特徴とするテスト方法が得られる。
【００１８】本発明の作用を述べる。差動回路の高電位
側電源を他の内部回路のそれとは分離独立して供給する
構成とすることにより、他の内部回路のＩＤＤＱテスト
時には、差動回路の電源供給を他の内部回路の電源とは
異なる電源によって行うことができ、よって差動回路が
搭載されていない従来のＣＭＯＳ ＬＳＩと同様に、電
源ＶDDのＩＤＤＱテストを実施することが可能となる。
側電源を他の内部回路のそれとは分離独立して供給する
構成とすることにより、他の内部回路のＩＤＤＱテスト
時には、差動回路の電源供給を他の内部回路の電源とは
異なる電源によって行うことができ、よって差動回路が
搭載されていない従来のＣＭＯＳ ＬＳＩと同様に、電
源ＶDDのＩＤＤＱテストを実施することが可能となる。
【００１９】このときのＩＤＤＱテストの規格をほぼ０
μＡに設定できるので、ＬＳＩの不良検出率の向上が図
れ、製造プロセス異常品の市場への出荷を防止すること
ができる。
μＡに設定できるので、ＬＳＩの不良検出率の向上が図
れ、製造プロセス異常品の市場への出荷を防止すること
ができる。
【００２０】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例につき説明する。
実施例につき説明する。
【００２１】図１は本発明の実施例を示す図であり、図
３と同等部分は同一符号により示している。図３と相違
する部分について説明すると、トランジスタＴ１〜Ｔ５
により構成される差動入力回路の高電位電源ＶDD1 を、
他のＣＭＯＳ構造の内部回路（インバータ１を含む）の
高電位電源ＶDDとは分離、独立して設けている。すなわ
ち、これ等電源の供給用の外部端子を互いに独立して設
けるのである。
３と同等部分は同一符号により示している。図３と相違
する部分について説明すると、トランジスタＴ１〜Ｔ５
により構成される差動入力回路の高電位電源ＶDD1 を、
他のＣＭＯＳ構造の内部回路（インバータ１を含む）の
高電位電源ＶDDとは分離、独立して設けている。すなわ
ち、これ等電源の供給用の外部端子を互いに独立して設
けるのである。
【００２２】尚、差動入力回路の出力部に接続されてい
るインバータ１は一般的なＣＭＯＳ構造のインバータ回
路であり、Ｐ型ＭＯＳトランジスタＴ７とＮＭＯＳトラ
ンジスタＴ８とからなるものである。このインバータ１
により出力Ｖout のレベルがＣＭＯＳレベルに変換され
る。
るインバータ１は一般的なＣＭＯＳ構造のインバータ回
路であり、Ｐ型ＭＯＳトランジスタＴ７とＮＭＯＳトラ
ンジスタＴ８とからなるものである。このインバータ１
により出力Ｖout のレベルがＣＭＯＳレベルに変換され
る。
【００２３】ＩＤＤＱテストにおいては、定常電流が流
れる差動入力回路の動作電源として、他の内部回路の動
作電源ＶDDとは異なる独立した電源から供給しつつ測定
を行うのである。このとき、差動入力回路の素子数はＬ
ＳＩ全体の素子数に占める割合は極めて小であるから、
電源ＶDDに対するＩＤＤＱテストを行うのみで、その効
果は十分に保証可能である。
れる差動入力回路の動作電源として、他の内部回路の動
作電源ＶDDとは異なる独立した電源から供給しつつ測定
を行うのである。このとき、差動入力回路の素子数はＬ
ＳＩ全体の素子数に占める割合は極めて小であるから、
電源ＶDDに対するＩＤＤＱテストを行うのみで、その効
果は十分に保証可能である。
【００２４】尚、電源ＶDDとＶDD1 とは分離、独立して
いるが、工場内におけるウェハーのテスト段階でのみ、
これ等両電源電圧を独立した電源から夫々供給するもの
であり、ユーザがＬＳＩを使用するうえでは、ＬＳＩが
回路ボード上に搭載される時点では、これ等両電源は共
通して接続されて使用されるものであり、結果的に同一
電源としてみなして扱うことができるので問題はない。
いるが、工場内におけるウェハーのテスト段階でのみ、
これ等両電源電圧を独立した電源から夫々供給するもの
であり、ユーザがＬＳＩを使用するうえでは、ＬＳＩが
回路ボード上に搭載される時点では、これ等両電源は共
通して接続されて使用されるものであり、結果的に同一
電源としてみなして扱うことができるので問題はない。
【００２５】尚、図１の例において、差動回路のトラン
ジスタＴ２のゲートには、基準電圧Ｖref を供給する構
成であり、この基準電圧Ｖref は、 （Ｖinのハイレベル＋ローレベル）／２ として、外部から供給されるが、差動回路であるから、
Ｖinの反転信号を供給する構成としても良い。
ジスタＴ２のゲートには、基準電圧Ｖref を供給する構
成であり、この基準電圧Ｖref は、 （Ｖinのハイレベル＋ローレベル）／２ として、外部から供給されるが、差動回路であるから、
Ｖinの反転信号を供給する構成としても良い。
【００２６】
【発明の効果】以上述べた様に、本発明によれば、差動
回路が搭載されているＣＭＯＳ ＬＳＩにおいても、従
来と同様にＩＤＤＱテストによるＬＳＩ不良検出率の向
上が図れるという効果があり、これにより、製造プロセ
スにおける異常品の市場への出荷を阻止できることにな
る。その理由は、差動回路の高電位電源側を、他の内部
回路のそれとは分離独立して設けたので、電源ＶDDのＩ
ＤＤＱテストを従来と同様のＩＤＤＱテスト規格にて実
施できるからである。
回路が搭載されているＣＭＯＳ ＬＳＩにおいても、従
来と同様にＩＤＤＱテストによるＬＳＩ不良検出率の向
上が図れるという効果があり、これにより、製造プロセ
スにおける異常品の市場への出荷を阻止できることにな
る。その理由は、差動回路の高電位電源側を、他の内部
回路のそれとは分離独立して設けたので、電源ＶDDのＩ
ＤＤＱテストを従来と同様のＩＤＤＱテスト規格にて実
施できるからである。
【図１】本発明の実施例の回路図である。
【図２】ＧＴＬ回路が搭載されたＬＳＩの構成を示す図
である。
である。
【図３】従来のＧＴＬ回路である差動回路の構成を示す
図である。
図である。
【図４】図２のＬＳＩの信号波形及び各部の電圧関係を
示す図である。
示す図である。
【図５】従来のＧＴＬ回路である差動回路の他の例の構
成を示す図である。
成を示す図である。
１ インバータ １０，２０ ＬＳＩ ３０ 結線 ａ ＧＴＬ出力回路 ｂ ＧＴＬ差動入力回路 Ｒ 終端抵抗 ＶT 終端電圧 ＶDD，ＶDD1 高電位電源電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−159727（ＪＰ，Ａ) 特開 平１−169373（ＪＰ，Ａ) 特開 平10−300829（ＪＰ，Ａ) 特開 平10−209844（ＪＰ，Ａ) 特開 平10−106299（ＪＰ，Ａ) 特開 平９−186579（ＪＰ，Ａ) 特開 平８−29490（ＪＰ，Ａ) 特開 平７−301665（ＪＰ，Ａ) 特開 平７−229932（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (1)
- 【請求項１】 定常電流が流れる差動回路と、定常電流
がゼロの他の回路と、前記差動回路の高電位側電源用の
第一の端子と、前記他の回路の高電位側電源用の第二の
端子とを有する半導体集積回路の静消費電流測定のため
のテスト方法であって、前記第一及び第二の端子に互い
に独立した電源からの電源電圧を供給しつつ静消費電流
の測定テストを行うことを特徴とするテスト方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20368197A JP3206502B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体集積回路のテスト方法 |
| US09/120,100 US6249134B1 (en) | 1997-07-30 | 1998-07-22 | Semiconductor integrated circuit device and testing method thereof |
| US09/805,115 US6498508B2 (en) | 1997-07-30 | 2001-03-14 | Semiconductor integrated circuit device and testing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20368197A JP3206502B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体集積回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1144737A JPH1144737A (ja) | 1999-02-16 |
| JP3206502B2 true JP3206502B2 (ja) | 2001-09-10 |
Family
ID=16478088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20368197A Expired - Fee Related JP3206502B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体集積回路のテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6249134B1 (ja) |
| JP (1) | JP3206502B2 (ja) |
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| BR0309053A (pt) * | 2002-04-19 | 2005-02-22 | Smithkline Beecham Corp | Compostos |
| ATE391926T1 (de) * | 2003-02-20 | 2008-04-15 | Ibm | Testverfahren für integrierte schaltungen mit verwendung modifikation von well-spannungen |
| DE102004015269B4 (de) * | 2004-03-29 | 2008-03-27 | Infineon Technologies Ag | Integrierte Schaltung zur Ermittelung einer Spannung |
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| US7274203B2 (en) * | 2005-10-25 | 2007-09-25 | Freescale Semiconductor, Inc. | Design-for-test circuit for low pin count devices |
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| JPH05136683A (ja) | 1991-11-14 | 1993-06-01 | Hitachi Ltd | 出力バツフア回路 |
| JPH07229932A (ja) | 1994-02-17 | 1995-08-29 | Toshiba Corp | 電位検知回路 |
| JPH0829490A (ja) | 1994-07-12 | 1996-02-02 | Toshiba Corp | 半導体集積回路装置 |
| JP2680278B2 (ja) | 1995-01-18 | 1997-11-19 | 株式会社日立製作所 | 半導体装置 |
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| JP2848441B2 (ja) | 1995-12-06 | 1999-01-20 | 日本電気株式会社 | Ｃｍｏｓ半導体装置 |
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1997
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