JP2962051B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2962051B2 JP2962051B2 JP4154895A JP15489592A JP2962051B2 JP 2962051 B2 JP2962051 B2 JP 2962051B2 JP 4154895 A JP4154895 A JP 4154895A JP 15489592 A JP15489592 A JP 15489592A JP 2962051 B2 JP2962051 B2 JP 2962051B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- supply terminal
- constant current
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
わり、特に電源及び基準電圧の一部が集積回路装置内部
の電源配線より供給される半導体集積特性評価用回路に
関する。
わり、特に電源及び基準電圧の一部が集積回路装置内部
の電源配線より供給される半導体集積特性評価用回路に
関する。
【０００２】
【従来の技術】本発明に関する従来の半導体集積特性評
価用回路を図３を用いて説明する。
価用回路を図３を用いて説明する。
【０００３】以下、評価サブ回路という用語を使用する
が、それらは評価用のインバータまたはバッファなどの
論理ゲート回路のことで、ある１つの半導体集積評価用
回路では各評価サブ回路は同じ構成の回路になるものと
する。
が、それらは評価用のインバータまたはバッファなどの
論理ゲート回路のことで、ある１つの半導体集積評価用
回路では各評価サブ回路は同じ構成の回路になるものと
する。
【０００４】図３に示す回路は、評価サブ回路１の入力
端子ＩＮ１に入力信号パッドＰ１が接続され、出力端子
ＯＵＴ１は評価サブ回路２の入力端子ＩＮ２に接続さ
れ、同様に前段の出力端子ＯＵＴ（ｉ−１）（ｉは任意
の整数）が後段の入力端子ＩＮｉに接続された構成を持
ち、任意数ｎ個の評価サブ回路が直列に接続され、最終
段の評価サブ回路ｎの出力端子ＯＵＴｎが出力信号パッ
ドＰ４に接続され、各評価サブ回路１，２，…，ｎの高
位側電源端子ＧＮＤ１，ＧＮＤ２，…，ＧＮＤｎは共に
高位側電源パッドＰ２に接続され、各評価サブ回路１，
２，…，ｎの基準電源端子ＶＲ１，ＶＲ２，…，ＶＲｎ
は共に基準電源パッドＰ３に接続され、各評価サブ１，
２，…，ｎの定電流回路用電源端子ＶＣＳ１，ＶＣＳ
２，…，ＶＣＳｎは共に定電流回路用電源パッドＰ５に
接続され、低位側電源端子ＶＥ１，ＶＥ２，…，ＶＥｎ
は低位側電源パッドＰ６に接続された構成を成してい
る。
端子ＩＮ１に入力信号パッドＰ１が接続され、出力端子
ＯＵＴ１は評価サブ回路２の入力端子ＩＮ２に接続さ
れ、同様に前段の出力端子ＯＵＴ（ｉ−１）（ｉは任意
の整数）が後段の入力端子ＩＮｉに接続された構成を持
ち、任意数ｎ個の評価サブ回路が直列に接続され、最終
段の評価サブ回路ｎの出力端子ＯＵＴｎが出力信号パッ
ドＰ４に接続され、各評価サブ回路１，２，…，ｎの高
位側電源端子ＧＮＤ１，ＧＮＤ２，…，ＧＮＤｎは共に
高位側電源パッドＰ２に接続され、各評価サブ回路１，
２，…，ｎの基準電源端子ＶＲ１，ＶＲ２，…，ＶＲｎ
は共に基準電源パッドＰ３に接続され、各評価サブ１，
２，…，ｎの定電流回路用電源端子ＶＣＳ１，ＶＣＳ
２，…，ＶＣＳｎは共に定電流回路用電源パッドＰ５に
接続され、低位側電源端子ＶＥ１，ＶＥ２，…，ＶＥｎ
は低位側電源パッドＰ６に接続された構成を成してい
る。
【０００５】ＥＣＬ回路構成の集積回路装置において、
集積回路装置内部に図３に示したように評価サブ回路を
多段に繋いだ半導体集積特性評価用回路を、集積回路装
置本来の目的の機能を有する回路とは全く独立に組み込
んで作成しておき、ウェア段階での試験時において、電
源及び基準電源はパッドに当てた針を通して外部より供
給し、速度または周波数を測定して、製造されたウェハ
の良否を判定している。
集積回路装置内部に図３に示したように評価サブ回路を
多段に繋いだ半導体集積特性評価用回路を、集積回路装
置本来の目的の機能を有する回路とは全く独立に組み込
んで作成しておき、ウェア段階での試験時において、電
源及び基準電源はパッドに当てた針を通して外部より供
給し、速度または周波数を測定して、製造されたウェハ
の良否を判定している。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積特性評価用回路では、ウェハ段階での試験時におい
て、電源及び基準電圧はパッドに当てた針を通して外部
より供給されるので、ノイズの影響を受け変動し易い。
ＥＣＬ回路における論理動作は、信号と基準電圧との交
点により決まるので、基準電圧が変動すると信号の立ち
上がりと立ち下がりとで動作速度が変わり、定電流回路
用電源電圧が変動すると回路電流と出力信号電位が変わ
るので動作速度が変わってくる。また、基準電圧は一般
には電源電圧及び温度による影響を受けないように集積
回路装置内部で発生させる構成であるが、従来の半導体
集積特性評価用回路においては上述したように外部より
供給されるので、得られる速度または周波数は必ずしも
内部回路と同じ特性が得られる訳ではないという問題点
があった。また、印加する電圧自身もテスタの精度によ
る誤差を含んでいた。
集積特性評価用回路では、ウェハ段階での試験時におい
て、電源及び基準電圧はパッドに当てた針を通して外部
より供給されるので、ノイズの影響を受け変動し易い。
ＥＣＬ回路における論理動作は、信号と基準電圧との交
点により決まるので、基準電圧が変動すると信号の立ち
上がりと立ち下がりとで動作速度が変わり、定電流回路
用電源電圧が変動すると回路電流と出力信号電位が変わ
るので動作速度が変わってくる。また、基準電圧は一般
には電源電圧及び温度による影響を受けないように集積
回路装置内部で発生させる構成であるが、従来の半導体
集積特性評価用回路においては上述したように外部より
供給されるので、得られる速度または周波数は必ずしも
内部回路と同じ特性が得られる訳ではないという問題点
があった。また、印加する電圧自身もテスタの精度によ
る誤差を含んでいた。
【０００７】
【課題を解決するための手段】上記の問題点を解決する
ために、本発明の特徴は、集積回路装置本来の目的の機
能を有する回路と、前記本来の目的の機能を有する回路
とは別の半導体集積特性評価用回路とを有するＥＣＬ回
路構成の半導体集積回路装置において、半導体集積特性
評価用回路の高電位側電源端子、低電源側電源端子、基
準電源端子および定電流回路用電源端子のうち前記高電
位側電源端子、前記低電源側電源端子および前記基準電
源端子が前記本来の目的の機能を有する回路からのそれ
ぞれの配線に接続され、前記定電流回路用電源端子のみ
が定電流回路用電源パッドからの配線に接続されて外部
から制御され、かつ、前記定電流回路用電源パッドから
の配線が、前記低電源側電源端子が接続する前記本来の
目的の機能を有する回路からの配線に抵抗を介して接続
されている半導体集積回路装置にある。あるいは本発明
の特徴は、集積回路装置本来の目的の機能を有する回路
と、前記本来の目的の機能を有する回路とは別の半導体
集積特性評価用回路とを有するＥＣＬ回路構成の半導体
集積回路装置において、半導体集積特性評価用回路の高
電位側電源端子、低電源側電源端子、基準電源端子およ
び定電流回路用電源端子のうち前記高電位側電源端子、
前記低電源側電源端子および前記基準電源端子が前記本
来の目的の機能を有する回路からのそれぞれの配線に接
続され、前記定電流回路用電源端子はＭＯＳトランジス
タを介して前記本来の目的の機能を有する回路からの配
線に接続され、前記定電流回路用電源端子が接続する前
記ＭＯＳトランジスタからの配線が、前記低電源側電源
端子が接続する前記本来の目的の機能を有する回路から
の配線に第１の抵抗を介して接続され、前記ＭＯＳトラ
ンジスタのゲートが定電流回路用電源制御パッドに接続
されて外部からのＯＮ，ＯＦＦ制御を可能にし、かつ、
前記ＭＯＳトランジスタのゲートが前記低電源側電源端
子が接続する前記本来の目的の機能を有する回路からの
配線に第２の抵抗を介して接続されている半導体集積回
路装置にある。
ために、本発明の特徴は、集積回路装置本来の目的の機
能を有する回路と、前記本来の目的の機能を有する回路
とは別の半導体集積特性評価用回路とを有するＥＣＬ回
路構成の半導体集積回路装置において、半導体集積特性
評価用回路の高電位側電源端子、低電源側電源端子、基
準電源端子および定電流回路用電源端子のうち前記高電
位側電源端子、前記低電源側電源端子および前記基準電
源端子が前記本来の目的の機能を有する回路からのそれ
ぞれの配線に接続され、前記定電流回路用電源端子のみ
が定電流回路用電源パッドからの配線に接続されて外部
から制御され、かつ、前記定電流回路用電源パッドから
の配線が、前記低電源側電源端子が接続する前記本来の
目的の機能を有する回路からの配線に抵抗を介して接続
されている半導体集積回路装置にある。あるいは本発明
の特徴は、集積回路装置本来の目的の機能を有する回路
と、前記本来の目的の機能を有する回路とは別の半導体
集積特性評価用回路とを有するＥＣＬ回路構成の半導体
集積回路装置において、半導体集積特性評価用回路の高
電位側電源端子、低電源側電源端子、基準電源端子およ
び定電流回路用電源端子のうち前記高電位側電源端子、
前記低電源側電源端子および前記基準電源端子が前記本
来の目的の機能を有する回路からのそれぞれの配線に接
続され、前記定電流回路用電源端子はＭＯＳトランジス
タを介して前記本来の目的の機能を有する回路からの配
線に接続され、前記定電流回路用電源端子が接続する前
記ＭＯＳトランジスタからの配線が、前記低電源側電源
端子が接続する前記本来の目的の機能を有する回路から
の配線に第１の抵抗を介して接続され、前記ＭＯＳトラ
ンジスタのゲートが定電流回路用電源制御パッドに接続
されて外部からのＯＮ，ＯＦＦ制御を可能にし、かつ、
前記ＭＯＳトランジスタのゲートが前記低電源側電源端
子が接続する前記本来の目的の機能を有する回路からの
配線に第２の抵抗を介して接続されている半導体集積回
路装置にある。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例の半導体集積
回路装置における特性評価用回路の回路図である。この
図１に示す回路は、評価サブ回路１の入力端子ＩＮ１に
入力信号パッドＰ１が接続され、出力端子ＯＵＴ１は評
価サブ回路２の入力端子ＩＮ２に接続され、同様に前段
の出力端子ＯＵＴ（ｉ−１）（ｉは任意の整数）が後段
の入力端子ＩＮｉに接続された構成を持ち、任意数ｎ個
の評価サブ回路が直列に接続され、最終段の評価サブ回
路ｎの出力端子ＯＵＴｎが出力信号パッドＰ４に接続さ
れ、各評価サブ回路１，２，…，ｎの定電流回路用電源
端子ＶＣＳ１，ＶＣＳ２，…，ＶＣＳｎは共に定電流回
路用電源パッドＰ５に接続され、各評価サブ回路１，
２，…，ｎの高位側電源端子ＧＮＤ１，ＧＮＤ２，…，
ＧＮＤｎは共に内部高位側電源Ｓ１に接続され、各評価
サブ回路１，２，…，ｎの基準電源端子ＶＲ１，ＶＲ
２，…，ＶＲｎは共に内部基準電源Ｓ２に接続され、低
位側電源端子ＶＥ１，ＶＥ２，…，ＶＥｎは内部低位側
電源Ｓ４に接続され、定電流回路用電源パッドＰ５と内
部低位側電源Ｓ４との間には抵抗Ｒ１が接続された構成
を成している。
回路装置における特性評価用回路の回路図である。この
図１に示す回路は、評価サブ回路１の入力端子ＩＮ１に
入力信号パッドＰ１が接続され、出力端子ＯＵＴ１は評
価サブ回路２の入力端子ＩＮ２に接続され、同様に前段
の出力端子ＯＵＴ（ｉ−１）（ｉは任意の整数）が後段
の入力端子ＩＮｉに接続された構成を持ち、任意数ｎ個
の評価サブ回路が直列に接続され、最終段の評価サブ回
路ｎの出力端子ＯＵＴｎが出力信号パッドＰ４に接続さ
れ、各評価サブ回路１，２，…，ｎの定電流回路用電源
端子ＶＣＳ１，ＶＣＳ２，…，ＶＣＳｎは共に定電流回
路用電源パッドＰ５に接続され、各評価サブ回路１，
２，…，ｎの高位側電源端子ＧＮＤ１，ＧＮＤ２，…，
ＧＮＤｎは共に内部高位側電源Ｓ１に接続され、各評価
サブ回路１，２，…，ｎの基準電源端子ＶＲ１，ＶＲ
２，…，ＶＲｎは共に内部基準電源Ｓ２に接続され、低
位側電源端子ＶＥ１，ＶＥ２，…，ＶＥｎは内部低位側
電源Ｓ４に接続され、定電流回路用電源パッドＰ５と内
部低位側電源Ｓ４との間には抵抗Ｒ１が接続された構成
を成している。
【００１０】この第１の実施例では、高位側電源及び低
位側電源は、それぞれ集積回路装置全体に供給している
内部高位側電源Ｓ１及び内部低位側電源Ｓ４からとるの
で安定なものが得られ、ノイズの影響が少ない条件で速
度または周波数を測定できる。基準電源も内部の基準電
源発生回路の基準電源Ｓ２を使用するので、図１で各評
価サブ回路１，２，…，ｎがバッファ回路の場合には内
部発生の基準電源Ｓ２電位の狂いがあれば、それを測定
できる。また、抵抗Ｒ１は電圧降下により各評価サブ回
路１，２，…，ｎ中の定電流回路のバイポーラトランジ
スタをＯＦＦさせ、評価が行われない場合に、半導体集
積特性評価用回路に電流が流れて無駄な電力が消費され
ることを防ぐと共に、内部回路の動作に影響を与えない
ようにする働きを有する。
位側電源は、それぞれ集積回路装置全体に供給している
内部高位側電源Ｓ１及び内部低位側電源Ｓ４からとるの
で安定なものが得られ、ノイズの影響が少ない条件で速
度または周波数を測定できる。基準電源も内部の基準電
源発生回路の基準電源Ｓ２を使用するので、図１で各評
価サブ回路１，２，…，ｎがバッファ回路の場合には内
部発生の基準電源Ｓ２電位の狂いがあれば、それを測定
できる。また、抵抗Ｒ１は電圧降下により各評価サブ回
路１，２，…，ｎ中の定電流回路のバイポーラトランジ
スタをＯＦＦさせ、評価が行われない場合に、半導体集
積特性評価用回路に電流が流れて無駄な電力が消費され
ることを防ぐと共に、内部回路の動作に影響を与えない
ようにする働きを有する。
【００１１】図２は本発明の第２の実施例の半導体集積
特性評価用回路の回路図である。図２に示す回路は、評
価サブ回路１の入力端子ＩＮ１に入力信号パッドＰ１が
接続され、出力端子ＯＵＴ１は評価サブ回路２の入力端
子ＩＮ２に接続され、同様に前段の出力端子ＯＵＴ（ｉ
−１）（ｉは任意の整数）が後段の入力端子ＩＮｉに接
続された構成を持ち、任意数ｎ個の評価サブ回路が直列
に接続され、最終段の評価サブ回路ｎの出力端子ＯＵＴ
ｎが出力信号パッドＰ４に接続され、各評価サブ回路
１，２，…，ｎの高位側電源端子ＧＮＤ１，ＧＮＤ２，
…，ＧＮＤｎは共に内部高位側電源Ｓ１に接続され、各
評価サブ回路１，２，…，ｎの基準電源端子ＶＲ１，Ｖ
Ｒ２，…，ＶＲｎは共に内部回路Ｓ２に接続され、低位
側電源端子ＶＥ１，ＶＥ２，…，ＶＥｎは内部低位側電
源Ｓ４に接続され、各評価サブ回路１，２，…，ｎの定
電流回路用電源端子ＶＣＳ１，ＶＣＳ２，…，ＶＣＳｎ
は共に抵抗Ｒ１を介して内部低位側電源Ｓ４に接続さ
れ、かつ、ゲートが定電流回路用電源制御パッドＰ７に
接続されたＭＯＳトランジスタＭを介して、内部定電流
回路用電源Ｓ３に接続された構成を成している。
特性評価用回路の回路図である。図２に示す回路は、評
価サブ回路１の入力端子ＩＮ１に入力信号パッドＰ１が
接続され、出力端子ＯＵＴ１は評価サブ回路２の入力端
子ＩＮ２に接続され、同様に前段の出力端子ＯＵＴ（ｉ
−１）（ｉは任意の整数）が後段の入力端子ＩＮｉに接
続された構成を持ち、任意数ｎ個の評価サブ回路が直列
に接続され、最終段の評価サブ回路ｎの出力端子ＯＵＴ
ｎが出力信号パッドＰ４に接続され、各評価サブ回路
１，２，…，ｎの高位側電源端子ＧＮＤ１，ＧＮＤ２，
…，ＧＮＤｎは共に内部高位側電源Ｓ１に接続され、各
評価サブ回路１，２，…，ｎの基準電源端子ＶＲ１，Ｖ
Ｒ２，…，ＶＲｎは共に内部回路Ｓ２に接続され、低位
側電源端子ＶＥ１，ＶＥ２，…，ＶＥｎは内部低位側電
源Ｓ４に接続され、各評価サブ回路１，２，…，ｎの定
電流回路用電源端子ＶＣＳ１，ＶＣＳ２，…，ＶＣＳｎ
は共に抵抗Ｒ１を介して内部低位側電源Ｓ４に接続さ
れ、かつ、ゲートが定電流回路用電源制御パッドＰ７に
接続されたＭＯＳトランジスタＭを介して、内部定電流
回路用電源Ｓ３に接続された構成を成している。
【００１２】この第２の実施例では、高位側電源、低位
側電源及び基準電源に加えて、定電流回路用電源も、そ
れぞれ集積回路装置全体に電源を供給している内部高位
側電源Ｓ１，内部低位側電源Ｓ４，内部基準電源Ｓ２及
び内部低電流回路用電源Ｓ３からとるので、目的の機能
を有する回路と同じ条件で速度または周波数を測定をす
ることが可能である。内部定電流回路用電源Ｓ３は、評
価を行う場合にのみ定電流回路用電源制御パッドＰ７に
よりＭＯＳトランジスタＭをＯＮさせ、目的の機能を有
する回路より電源を供給するようにし、評価が行われな
い場合には、抵抗２の電圧降下によりＭＯＳトランジス
タＭを確実にＯＦＦさせ、半導体集積特性評価用回路に
電流が流れて無駄な電力が消費されることを防ぐと共
に、内部回路の動作に影響を与えないようにする働きを
有する。ＭＯＳトランジスタＭはＯＮ抵抗による電圧降
下を防ぐために、チャンネル長０．８μｍのＭＯＳトラ
ンジスタの場合、その幅は２０μｍ以上必要である。ま
た、抵抗Ｒ１は第１の実施例と同様の機能を有する。
側電源及び基準電源に加えて、定電流回路用電源も、そ
れぞれ集積回路装置全体に電源を供給している内部高位
側電源Ｓ１，内部低位側電源Ｓ４，内部基準電源Ｓ２及
び内部低電流回路用電源Ｓ３からとるので、目的の機能
を有する回路と同じ条件で速度または周波数を測定をす
ることが可能である。内部定電流回路用電源Ｓ３は、評
価を行う場合にのみ定電流回路用電源制御パッドＰ７に
よりＭＯＳトランジスタＭをＯＮさせ、目的の機能を有
する回路より電源を供給するようにし、評価が行われな
い場合には、抵抗２の電圧降下によりＭＯＳトランジス
タＭを確実にＯＦＦさせ、半導体集積特性評価用回路に
電流が流れて無駄な電力が消費されることを防ぐと共
に、内部回路の動作に影響を与えないようにする働きを
有する。ＭＯＳトランジスタＭはＯＮ抵抗による電圧降
下を防ぐために、チャンネル長０．８μｍのＭＯＳトラ
ンジスタの場合、その幅は２０μｍ以上必要である。ま
た、抵抗Ｒ１は第１の実施例と同様の機能を有する。
【００１３】
【発明の効果】以上説明してきたように、本発明の半導
体集積特性評価用回路においては、集積回路装置本来の
目的の機能を有する回路と、前記本来の目的の機能を有
する回路とは別の半導体集積特性評価用回路を有するＥ
ＣＬ回路構成の集積回路装置において、電源及び基準電
圧のうち少なくとも一種を前記本来の目的の機能を有す
る回路の電源配船より供給し、定電流回路用の基準電圧
を外部より印加または制御することにより、外部から供
給した場合に起こる電源及び基準電圧の変動の影響が少
なく、内部回路と同条件で速度または周波数の測定が可
能であるという効果がある。
体集積特性評価用回路においては、集積回路装置本来の
目的の機能を有する回路と、前記本来の目的の機能を有
する回路とは別の半導体集積特性評価用回路を有するＥ
ＣＬ回路構成の集積回路装置において、電源及び基準電
圧のうち少なくとも一種を前記本来の目的の機能を有す
る回路の電源配船より供給し、定電流回路用の基準電圧
を外部より印加または制御することにより、外部から供
給した場合に起こる電源及び基準電圧の変動の影響が少
なく、内部回路と同条件で速度または周波数の測定が可
能であるという効果がある。
【図１】本発明の第１の実施例の半導体集積特性評価用
回路の回路図。
回路の回路図。
【図２】本発明の第２の実施例の半導体集積特性評価用
回路の回路図。
回路の回路図。
【図３】従来の半導体集積特性評価用回路の回路図。
ＩＮ１，ＩＮ２，…，ＩＮｎ 入力端子 ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎ 出力端子 ＶＲ１，ＶＲ２，…，ＶＲｎ 基準電源端子 ＶＣＲ１，ＶＣＳ２，…，ＶＣＳｎ 定電流回路用電
源端子 ＧＮＤ１，ＧＮＤ２，…，ＧＮＤｎ 高位側電源端子 ＶＥ１，ＶＥ２，…，ＶＥｎ 低位側電源端子 Ｒ１，Ｒ２ 抵抗 Ｍ ＭＯＳトランジスタ Ｐ１ 入力信号パッド Ｐ２ 基準電源パッド Ｐ３ 高位側電源パッド Ｐ４ 出力信号パッド Ｐ５ 定電流回路用電源パッド Ｐ６ 低位側電源パッド Ｐ７ 定電流回路用電源パッド Ｓ１ 内部高位側電源 Ｓ２ 内部基準電源 Ｓ３ 内部定電流回路用電源 Ｓ４ 内部低位側電源
源端子 ＧＮＤ１，ＧＮＤ２，…，ＧＮＤｎ 高位側電源端子 ＶＥ１，ＶＥ２，…，ＶＥｎ 低位側電源端子 Ｒ１，Ｒ２ 抵抗 Ｍ ＭＯＳトランジスタ Ｐ１ 入力信号パッド Ｐ２ 基準電源パッド Ｐ３ 高位側電源パッド Ｐ４ 出力信号パッド Ｐ５ 定電流回路用電源パッド Ｐ６ 低位側電源パッド Ｐ７ 定電流回路用電源パッド Ｓ１ 内部高位側電源 Ｓ２ 内部基準電源 Ｓ３ 内部定電流回路用電源 Ｓ４ 内部低位側電源
Claims (2)
- 【請求項１】 集積回路装置本来の目的の機能を有する
回路と、前記本来の目的の機能を有する回路とは別の半
導体集積特性評価用回路とを有するＥＣＬ回路構成の半
導体集積回路装置において、半導体集積特性評価用回路
の高電位側電源端子、低電源側電源端子、基準電源端子
および定電流回路用電源端子のうち前記高電位側電源端
子、前記低電源側電源端子および前記基準電源端子が前
記本来の目的の機能を有する回路からのそれぞれの配線
に接続され、前記定電流回路用電源端子のみが定電流回
路用電源パッドからの配線に接続されて外部から制御さ
れ、かつ、前記定電流回路用電源パッドからの配線が、
前記低電源側電源端子が接続する前記本来の目的の機能
を有する回路からの配線に抵抗を介して接続されている
ことを特徴とする半導体集積回路装置。 - 【請求項２】 集積回路装置本来の目的の機能を有する
回路と、前記本来の目的の機能を有する回路とは別の半
導体集積特性評価用回路とを有するＥＣＬ回路構成の半
導体集積回路装置において、半導体集積特性評価用回路
の高電位側電源端子、低電源側電源端子、基準電源端子
および定電流回路用電源端子のうち前記高電位側電源端
子、前記低電源側電源端子および前記基準電源端子が前
記本来の目的の機能を有する回路からのそれぞれの配線
に接続され、前記定電流回路用電源端子はＭＯＳトラン
ジスタを介して前記本来の目的の機能を有する回路から
の配線に接続され、前記定電流回路用電源端子が接続す
る前記ＭＯＳトランジスタからの配線が、前記低電源側
電源端子が接続する前記本来の目的の機能を有する回路
からの配線に第１の抵抗を介して接続され、前記ＭＯＳ
トランジスタのゲートが定電流回路用電源制御パッドに
接続されて外部からのＯＮ，ＯＦＦ制御を可能にし、か
つ、前記ＭＯＳトランジスタのゲートが前記低電源側電
源端子が接続する前記本来の目的の機能を有する回路か
らの配線に第２の抵抗を介して接続されていることを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154895A JP2962051B2 (ja) | 1992-06-15 | 1992-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154895A JP2962051B2 (ja) | 1992-06-15 | 1992-06-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347547A JPH05347547A (ja) | 1993-12-27 |
| JP2962051B2 true JP2962051B2 (ja) | 1999-10-12 |
Family
ID=15594309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4154895A Expired - Fee Related JP2962051B2 (ja) | 1992-06-15 | 1992-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2962051B2 (ja) |
-
1992
- 1992-06-15 JP JP4154895A patent/JP2962051B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05347547A (ja) | 1993-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0560840A (ja) | インサーキツトテスト装置用ピンドライバ | |
| JP3157683B2 (ja) | 半導体集積回路の静止時電流測定法、半導体集積回路 | |
| US20070030013A1 (en) | Noise measurement semiconductor apparatus | |
| JP2962051B2 (ja) | 半導体集積回路装置 | |
| JP2746172B2 (ja) | 半導体集積回路装置 | |
| US4947105A (en) | Method and circuit for testing integrated circuit modules | |
| JP3461891B2 (ja) | トランジスタ・スイッチング | |
| US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
| JP3297361B2 (ja) | ヒステリシスを有する半導体集積回路 | |
| JP3263231B2 (ja) | 半導体装置及びそのバーンイン方法 | |
| JP3132635B2 (ja) | 半導体集積回路の試験方法 | |
| JPH0735819A (ja) | 半導体集積回路 | |
| JP2022067364A (ja) | 半導体集積回路の製造方法、半導体集積回路 | |
| JP3536442B2 (ja) | 半導体装置 | |
| JP4042510B2 (ja) | 半導体集積回路装置および半導体集積回路装置のスクリーニング方法 | |
| JP2656660B2 (ja) | 半導体集積回路 | |
| JPH04287362A (ja) | 半導体素子の入力回路 | |
| KR20020068598A (ko) | 전원 제너레이터 | |
| JPH02246624A (ja) | バッファ回路 | |
| JPH0231896B2 (ja) | ||
| JPH01164060A (ja) | 半導体装置 | |
| JPH07128396A (ja) | 半導体集積回路 | |
| JPH05312923A (ja) | 半導体集積回路装置 | |
| JPH06274238A (ja) | 定電圧発生回路 | |
| JPH04347929A (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990706 |
|
| LAPS | Cancellation because of no payment of annual fees |