JPH0735819A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0735819A JPH0735819A JP5201009A JP20100993A JPH0735819A JP H0735819 A JPH0735819 A JP H0735819A JP 5201009 A JP5201009 A JP 5201009A JP 20100993 A JP20100993 A JP 20100993A JP H0735819 A JPH0735819 A JP H0735819A
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- Japan
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- output
- level
- circuit
- reference voltage
- gate
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Abstract
(57)【要約】
【目的】 ＥＣＬ回路構成の半導体ＩＣの出力レベルテ
スト時に、出力のハイまたはローレベルを、内部論理回
路の状態によらず制御してチップテストの時間短縮を図
る。 【構成】 出力レベルテスト時にスイッチ１０７をオン
として、外部電圧源１０８の電圧値を制御して、ＥＣＬ
出力ゲート１０１のＶref を、全て強制的に論理“１”
よりも高いレベルか、論理“０”よりも低いレベルとす
る。これにより、ＥＣＬ出力ゲートの電圧レベル（出力
端子１０２のレベル）は、全てローかハイになるので、
チップテストの時間短縮が可能となる。
スト時に、出力のハイまたはローレベルを、内部論理回
路の状態によらず制御してチップテストの時間短縮を図
る。 【構成】 出力レベルテスト時にスイッチ１０７をオン
として、外部電圧源１０８の電圧値を制御して、ＥＣＬ
出力ゲート１０１のＶref を、全て強制的に論理“１”
よりも高いレベルか、論理“０”よりも低いレベルとす
る。これにより、ＥＣＬ出力ゲートの電圧レベル（出力
端子１０２のレベル）は、全てローかハイになるので、
チップテストの時間短縮が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に出力ゲートがＥＣＬ（エミッタ結合型ロジック）回
路で構成される半導体集積回路のチップ出力レベルテス
ト方法に関する。
特に出力ゲートがＥＣＬ（エミッタ結合型ロジック）回
路で構成される半導体集積回路のチップ出力レベルテス
ト方法に関する。
【０００２】
【従来の技術】従来のＥＣＬ回路により構成される標準
的なゲートアレイ等の半導体集積回路の出力ゲートは、
図４に示す如くＥＣＬ回路構成となっている。
的なゲートアレイ等の半導体集積回路の出力ゲートは、
図４に示す如くＥＣＬ回路構成となっている。
【０００３】図４に於いて、内部論理回路１０９は入力
端子群１１０と出力端子群１０２とを有しており、内部
論理回路１０９の各出力１２０〜１２５と当該出力端子
群１０２との間にはＥＣＬ型の出力ゲート１０１が夫々
設けられている。
端子群１１０と出力端子群１０２とを有しており、内部
論理回路１０９の各出力１２０〜１２５と当該出力端子
群１０２との間にはＥＣＬ型の出力ゲート１０１が夫々
設けられている。
【０００４】各出力ゲート１０１の構成は、差動トラン
ジスタＱ１１〜Ｑ１３と、定電流源Ｉ１１と、コレクタ
抵抗Ｒ１１，Ｒ１２と、エミッタフォロワトランジスタ
Ｑ１４とからなる周知の回路である。そして、差動トラ
ンジスタＱ１２のベースに基準電圧Ｖref が印加され、
他の差動トランジスタＱ１１，１３の各ベースに内部論
理回路１０９の出力信号１２０，１２１が供給されてい
る。
ジスタＱ１１〜Ｑ１３と、定電流源Ｉ１１と、コレクタ
抵抗Ｒ１１，Ｒ１２と、エミッタフォロワトランジスタ
Ｑ１４とからなる周知の回路である。そして、差動トラ
ンジスタＱ１２のベースに基準電圧Ｖref が印加され、
他の差動トランジスタＱ１１，１３の各ベースに内部論
理回路１０９の出力信号１２０，１２１が供給されてい
る。
【０００５】これにより、内部論理回路１０９の各出力
電圧の基準電圧Ｖref に対する大小に応じてトランジス
タＱ１４のエミッタ（すなわち出力端子１０２）から論
理“１”（高）又は“０”（低）の出力信号が得られる
ものである。
電圧の基準電圧Ｖref に対する大小に応じてトランジス
タＱ１４のエミッタ（すなわち出力端子１０２）から論
理“１”（高）又は“０”（低）の出力信号が得られる
ものである。
【０００６】図５はＥＣＬ回路を用いない半導体集積回
路の出力レベルテスト方法を説明するための図であり、
図４と同等部分は同一符号にて示している。
路の出力レベルテスト方法を説明するための図であり、
図４と同等部分は同一符号にて示している。
【０００７】図５では、内部論理回路１０９の各出力信
号１２０〜１２３と出力ゲート５０１との間にセレクタ
５３０を夫々設け、外部からテスト制御信号及びテスト
データ５３１を各出力ゲート５０１へ印加し、各出力端
子１０２の出力レベルを制御する構成となっている。
尚、この様な回路構成は特開昭６３−１６４６１３号公
報等に開示されている。
号１２０〜１２３と出力ゲート５０１との間にセレクタ
５３０を夫々設け、外部からテスト制御信号及びテスト
データ５３１を各出力ゲート５０１へ印加し、各出力端
子１０２の出力レベルを制御する構成となっている。
尚、この様な回路構成は特開昭６３−１６４６１３号公
報等に開示されている。
【０００８】
【発明が解決しようとする課題】この様な半導体集積回
路のウエハ及び製品状態でのＬＳＩテストにおける出力
ゲートのハイ，ロー出力レベルテストにおいて、各出力
ゲートの出力レベルをハイ及びローに制御するために
は、図４の回路構成ではＬＳＩ内部の組合せ回路、順序
回路等の論理回路を、入力端子からの入力信号で回路動
作させることを、各々の出力ゲートの各々の出力期待値
に対して行うことにより可能となる。
路のウエハ及び製品状態でのＬＳＩテストにおける出力
ゲートのハイ，ロー出力レベルテストにおいて、各出力
ゲートの出力レベルをハイ及びローに制御するために
は、図４の回路構成ではＬＳＩ内部の組合せ回路、順序
回路等の論理回路を、入力端子からの入力信号で回路動
作させることを、各々の出力ゲートの各々の出力期待値
に対して行うことにより可能となる。
【０００９】しかし、近年のＬＳＩの高集積化によって
内部論理回路は複雑化し、また一般的に知られている様
に、論理回路にフリップ・フロップ等の順序回路が多用
されていると、フリップ・フロップ以降の論理出力を決
定するための入力パターン数は膨大な数となる。
内部論理回路は複雑化し、また一般的に知られている様
に、論理回路にフリップ・フロップ等の順序回路が多用
されていると、フリップ・フロップ以降の論理出力を決
定するための入力パターン数は膨大な数となる。
【００１０】実際のＬＳＩテストでは、各々の出力ゲー
トをハイ及びローレベルに制御するためには、各々の出
力ゲートに対してハイ／ローそれぞれ１〜数万パターン
以上の入力パターンを、ＬＳＩテスタ等で外部から入力
することが必要となり、テスト時間の増大が問題となっ
ている。
トをハイ及びローレベルに制御するためには、各々の出
力ゲートに対してハイ／ローそれぞれ１〜数万パターン
以上の入力パターンを、ＬＳＩテスタ等で外部から入力
することが必要となり、テスト時間の増大が問題となっ
ている。
【００１１】さらにまた、ＬＳＩの入出力ピン数も年々
増加する傾向にあり、問題はより顕在化してきている。
増加する傾向にあり、問題はより顕在化してきている。
【００１２】また上記課題を解決するために、図５の様
に出力ゲートの出力を外部より制御信号で直接制御する
回路構成等も提案されているが、この様な回路構成を全
出力ゲートに適用すると、出力ゲートを構成する回路素
子数の増加により、セル面積が増大し、チップ面積の増
大につながり、また全出力ゲートに対して制御信号を分
配するためのレイアウト配線の複雑化等の欠点がある。
に出力ゲートの出力を外部より制御信号で直接制御する
回路構成等も提案されているが、この様な回路構成を全
出力ゲートに適用すると、出力ゲートを構成する回路素
子数の増加により、セル面積が増大し、チップ面積の増
大につながり、また全出力ゲートに対して制御信号を分
配するためのレイアウト配線の複雑化等の欠点がある。
【００１３】本発明の目的は、極めて簡単な構成でハイ
／ローの出力レベルテストを行うことが可能な半導体集
積回路を提供することである。
／ローの出力レベルテストを行うことが可能な半導体集
積回路を提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、内部論
理回路の各出力電圧の基準電圧に対する大小を判定して
この判定結果に応じた論理レベルの出力を生成する出力
ゲートを有する半導体集積回路であって、前記基準電圧
を、外部制御に応じて前記内部論理回路の各出力電圧の
高レベルよりも高い電位に、またその低レベルよりも低
い電位に、夫々設定する基準電圧設定手段を有すること
を特徴とする半導体集積回路が得られる。
理回路の各出力電圧の基準電圧に対する大小を判定して
この判定結果に応じた論理レベルの出力を生成する出力
ゲートを有する半導体集積回路であって、前記基準電圧
を、外部制御に応じて前記内部論理回路の各出力電圧の
高レベルよりも高い電位に、またその低レベルよりも低
い電位に、夫々設定する基準電圧設定手段を有すること
を特徴とする半導体集積回路が得られる。
【００１５】
【作 用】図２（ａ）に示す如く標準的なＥＣＬ回路構
成の出力ゲートにおいては、（ｂ）に示す様に、出力ゲ
ートへのハイ側入力信号レベルＶiHと、ロー側入力信号
レベルＶiLとの中間に、ゲートの基準電圧Ｖref を設定
することで、差動増幅器の原理により、論理ゲートとし
て（ｃ）に示す様な入出力伝達特性３０６が得られるこ
とは広く知られている。
成の出力ゲートにおいては、（ｂ）に示す様に、出力ゲ
ートへのハイ側入力信号レベルＶiHと、ロー側入力信号
レベルＶiLとの中間に、ゲートの基準電圧Ｖref を設定
することで、差動増幅器の原理により、論理ゲートとし
て（ｃ）に示す様な入出力伝達特性３０６が得られるこ
とは広く知られている。
【００１６】尚、図２（Ｂ）や（Ｃ）の中の各レベルの
電圧値は、ある設計条件での代表的な数値例を示すもの
である。
電圧値は、ある設計条件での代表的な数値例を示すもの
である。
【００１７】この基準電圧Ｖref をゲートの入力信号の
ロー側レベルＶiLよりも低いレベルＶrefLに設定する
と、入力信号がハイでもローでも、常に入力信号ＶiL，
ＶiHは基準電圧よりも高くなるために、ゲートの入力信
号側スイッチングトランジスタＱ１２が常時オンとな
り、基準電圧側スイッチングトランジスタＱ１１は常に
オフとなる。
ロー側レベルＶiLよりも低いレベルＶrefLに設定する
と、入力信号がハイでもローでも、常に入力信号ＶiL，
ＶiHは基準電圧よりも高くなるために、ゲートの入力信
号側スイッチングトランジスタＱ１２が常時オンとな
り、基準電圧側スイッチングトランジスタＱ１１は常に
オフとなる。
【００１８】従って、抵抗Ｒ１１に流れる電流はゼロと
なるので、抵抗Ｒ１１により電圧降下は起らず、エミッ
タフォロワトランジスタＱ１４のエミッタ出力レベルＶ
o は常にハイレベル、すなわち（Ｃ）の３０７に示す入
出力伝達特性となる。
なるので、抵抗Ｒ１１により電圧降下は起らず、エミッ
タフォロワトランジスタＱ１４のエミッタ出力レベルＶ
o は常にハイレベル、すなわち（Ｃ）の３０７に示す入
出力伝達特性となる。
【００１９】逆に、基準電圧Ｖref をゲートの入力信号
のハイ側レベルＶiHよりも高いレベルＶrefHに設定する
と、ＶrefLの場合とは反対に、常に抵抗Ｒ１１に電流が
流れ、抵抗Ｒ１１の電圧降下により、トランジスタＱ１
４のエミッタ出力レベルＶoはローレベル、すなわち
（Ｃ）の３０８に示す入出力伝達特性となる。
のハイ側レベルＶiHよりも高いレベルＶrefHに設定する
と、ＶrefLの場合とは反対に、常に抵抗Ｒ１１に電流が
流れ、抵抗Ｒ１１の電圧降下により、トランジスタＱ１
４のエミッタ出力レベルＶoはローレベル、すなわち
（Ｃ）の３０８に示す入出力伝達特性となる。
【００２０】以上の事実に基づき、ハイ／ロー出力レベ
ルテストの際には、外部指令により出力ゲートの基準電
圧Ｖref を、ＶrefL若しくはＶrefHとなる様一斉に制御
して、全ての出力レベルをハイもしくはローレベルに強
制的になすものである。
ルテストの際には、外部指令により出力ゲートの基準電
圧Ｖref を、ＶrefL若しくはＶrefHとなる様一斉に制御
して、全ての出力レベルをハイもしくはローレベルに強
制的になすものである。
【００２１】
【実施例】図１は本発明の一実施例の回路図である。１
０１はＥＣＬ回路で構成される一般的な２入力ＡＮＤの
出力ゲートであり、ＮＰＮ型バイポーラトランジスタＱ
１１，Ｑ１２，Ｑ１３、抵抗Ｒ１１，Ｒ１２、定電流回
路Ｉ１１およびエミッタフォロワ用トランジスタＱ１４
によって構成される。
０１はＥＣＬ回路で構成される一般的な２入力ＡＮＤの
出力ゲートであり、ＮＰＮ型バイポーラトランジスタＱ
１１，Ｑ１２，Ｑ１３、抵抗Ｒ１１，Ｒ１２、定電流回
路Ｉ１１およびエミッタフォロワ用トランジスタＱ１４
によって構成される。
【００２２】出力ゲート１０１からの出力は、出力端子
１０２に接続され、チップの内部論理回路１０９からの
入力信号１２０，１２１が出力ゲート１０１に接続され
る。
１０２に接続され、チップの内部論理回路１０９からの
入力信号１２０，１２１が出力ゲート１０１に接続され
る。
【００２３】また、出力ゲート１０１へ供給されるリフ
ァレンス電圧Ｖref は、出力ゲート数に応じた適当な数
のリファレンス電圧発生回路１０４からＶref 電源バス
１０５を介して各出力ゲートに接続されており、このＶ
ref 電源バス１０５からチップのテスト用端子１０６に
直接接続し、チップの通常使用時にはこのテスト用端子
１０６は未接続とする。
ァレンス電圧Ｖref は、出力ゲート数に応じた適当な数
のリファレンス電圧発生回路１０４からＶref 電源バス
１０５を介して各出力ゲートに接続されており、このＶ
ref 電源バス１０５からチップのテスト用端子１０６に
直接接続し、チップの通常使用時にはこのテスト用端子
１０６は未接続とする。
【００２４】チップの出力レベルテスト時には、このテ
スト用端子にスイッチ１０７を介して電圧源等１０８を
接続し、この電圧源１０８によって出力ゲートのリファ
レンス電圧Ｖref をチップ外部からの制御で、図２
（ｂ），（ｃ）に示すように出力ゲートへの入力信号１
２０，１２１のロー側レベルＶiLよりも低いレベルＶre
fLに設定すると、入力信号１２０，１２１がいかなるハ
イ，ローの組合せとなった場合でも、常に入力信号１２
０，１２１のＶiL，ＶiHがリファレンス電圧ＶrefLより
も高くなる。
スト用端子にスイッチ１０７を介して電圧源等１０８を
接続し、この電圧源１０８によって出力ゲートのリファ
レンス電圧Ｖref をチップ外部からの制御で、図２
（ｂ），（ｃ）に示すように出力ゲートへの入力信号１
２０，１２１のロー側レベルＶiLよりも低いレベルＶre
fLに設定すると、入力信号１２０，１２１がいかなるハ
イ，ローの組合せとなった場合でも、常に入力信号１２
０，１２１のＶiL，ＶiHがリファレンス電圧ＶrefLより
も高くなる。
【００２５】従って、出力ゲートの入力信号側スイッチ
ングトランジスタＱ１２，Ｑ１３が常にオンとなり、リ
ファレンス側スイッチングトランジスタＱ１１は常にオ
フとなる。よって抵抗Ｒ１１に流れる電流はゼロとなる
ため、抵抗Ｒ１１による電圧降下は起こらず、出力レベ
ルＶo は常にハイレベルとなる。
ングトランジスタＱ１２，Ｑ１３が常にオンとなり、リ
ファレンス側スイッチングトランジスタＱ１１は常にオ
フとなる。よって抵抗Ｒ１１に流れる電流はゼロとなる
ため、抵抗Ｒ１１による電圧降下は起こらず、出力レベ
ルＶo は常にハイレベルとなる。
【００２６】逆に、リファレンス電圧Ｖref を出力ゲー
トの入力信号１２０，１２１のハイ側レベルＶiHよりも
高いレベルＶrefHに設定すると、ＶefL の場合とは逆に
常に抵抗Ｒ１１に電流が流れ、Ｒ１１の電位降下によっ
て出力レベルＶo は常にローレベルとなる。
トの入力信号１２０，１２１のハイ側レベルＶiHよりも
高いレベルＶrefHに設定すると、ＶefL の場合とは逆に
常に抵抗Ｒ１１に電流が流れ、Ｒ１１の電位降下によっ
て出力レベルＶo は常にローレベルとなる。
【００２７】以上説明したように、テスト用端子１０６
へチップ外部から制御電圧を与えることで、チップ内部
論理回路１０９の状態によらず各々の出力ゲートの出力
レベルをハイレベルもしくはローレベルに制御すること
が可能となる。
へチップ外部から制御電圧を与えることで、チップ内部
論理回路１０９の状態によらず各々の出力ゲートの出力
レベルをハイレベルもしくはローレベルに制御すること
が可能となる。
【００２８】なお、本実施例ではＥＣＬゲートのＴｒｕ
ｅ（真）側のエミッタフォロワ出力を例に挙げて説明を
行っているが、入力信号数の増減やその他の出力回路構
成、例えばＣｏｍｐ．（逆）側出力やエミッタフォロワ
無しの出力等について同様の動作を行うことは説明する
までもない。
ｅ（真）側のエミッタフォロワ出力を例に挙げて説明を
行っているが、入力信号数の増減やその他の出力回路構
成、例えばＣｏｍｐ．（逆）側出力やエミッタフォロワ
無しの出力等について同様の動作を行うことは説明する
までもない。
【００２９】次に本発明の第２の実施例について、図面
を参照して説明する。図３は本発明第２の実施例の回路
図であり、図１と同等部分は同一符号により示してい
る。出力ゲート１０１、内部論理回路１０９、出力ゲー
トのリファレンス電圧用電源バス１０５等の構成は、基
本的に図１の実施例と同じであるので、説明を省略す
る。
を参照して説明する。図３は本発明第２の実施例の回路
図であり、図１と同等部分は同一符号により示してい
る。出力ゲート１０１、内部論理回路１０９、出力ゲー
トのリファレンス電圧用電源バス１０５等の構成は、基
本的に図１の実施例と同じであるので、説明を省略す
る。
【００３０】１０４は出力ゲートのリファレンス電圧Ｖ
ref 発生回路であり、ＮＰＮ型バイポーラトランジスタ
Ｑ１，Ｑ２，Ｑ３、抵抗Ｒ１，Ｒ２，Ｒ３、ＧＮＤ、電
源ＶEE、ＶT 、基準電圧Ｖcsを図３に示す様に接続し、
トランジスタＱ３のエミッタ出力を出力ゲートのリファ
レンス電圧Ｖref とする。
ref 発生回路であり、ＮＰＮ型バイポーラトランジスタ
Ｑ１，Ｑ２，Ｑ３、抵抗Ｒ１，Ｒ２，Ｒ３、ＧＮＤ、電
源ＶEE、ＶT 、基準電圧Ｖcsを図３に示す様に接続し、
トランジスタＱ３のエミッタ出力を出力ゲートのリファ
レンス電圧Ｖref とする。
【００３１】また基準電圧Ｖcsは、基準電圧発生回路２
１２からＶcs電源バス２１３によって各リファレンス電
圧発生回路１０４に分配される。このＶcs電源バス２１
３から、テスト用端子２０６に直接接続し、チップの通
常使用時にはこのテスト用端子２０６は未接続とする。
１２からＶcs電源バス２１３によって各リファレンス電
圧発生回路１０４に分配される。このＶcs電源バス２１
３から、テスト用端子２０６に直接接続し、チップの通
常使用時にはこのテスト用端子２０６は未接続とする。
【００３２】チップの出力レベルテスト時においては、
第１の実施例と同様にテスト用端子２０６に外部から制
御電圧１０８を与えることで、基準電圧Ｖcsレベルを変
化させることによって行う。Ｖcsを回路定数によって設
定された電圧よりも高いレベルにすると、リファレンス
電圧発生回路１０４のトランジスタＱ２のベースーエミ
ッタ間電圧ＶBEが大きくなって、トランジスタＱ２のエ
ミッタ電流、コレクタ電流の増加により抵抗Ｒ１を流れ
る電流も増え、抵抗Ｒ１による電圧降下が大きくなり、
リファレンス電圧Ｖref は低下し、ＶrefLの電圧を設定
できる。
第１の実施例と同様にテスト用端子２０６に外部から制
御電圧１０８を与えることで、基準電圧Ｖcsレベルを変
化させることによって行う。Ｖcsを回路定数によって設
定された電圧よりも高いレベルにすると、リファレンス
電圧発生回路１０４のトランジスタＱ２のベースーエミ
ッタ間電圧ＶBEが大きくなって、トランジスタＱ２のエ
ミッタ電流、コレクタ電流の増加により抵抗Ｒ１を流れ
る電流も増え、抵抗Ｒ１による電圧降下が大きくなり、
リファレンス電圧Ｖref は低下し、ＶrefLの電圧を設定
できる。
【００３３】逆に、Ｖcsを回路定数によって設定された
電圧よりも低いレベルにすると、リファレンス電圧発生
回路１０４のトランジスタＱ２のベースーエミッタ間電
圧ＶBEが小さくなり、トランジスタＱ２のエミッタ電
流、コレクタ電流の減少により抵抗Ｒ１を流れる電流も
減少し、抵抗Ｒ１による電圧降下が小さくなり、リファ
レンス電圧Ｖref は上昇し、ＶrefHの電圧を設定でき
る。
電圧よりも低いレベルにすると、リファレンス電圧発生
回路１０４のトランジスタＱ２のベースーエミッタ間電
圧ＶBEが小さくなり、トランジスタＱ２のエミッタ電
流、コレクタ電流の減少により抵抗Ｒ１を流れる電流も
減少し、抵抗Ｒ１による電圧降下が小さくなり、リファ
レンス電圧Ｖref は上昇し、ＶrefHの電圧を設定でき
る。
【００３４】本実施例では第１の実施例の様に、出力ゲ
ートのリファレンス電圧Ｖref を直接外部より駆動する
ときの負荷電流、すなわち全出力ゲート１０１のトラン
ジスタＱ１１のベース電流よりも、リファレンス電圧発
生回路１０４に与える基準電圧Ｖcsを外部から駆動する
ときの負荷電流、すなわち全リファレンス電圧発生回路
１０４のトランジスタＱ２のベース電流の方が小さいた
め、チップ内の負荷電流による電圧降下による各出力ゲ
ート間のリファレンス電圧の差を小さく抑えることがで
き、ＶrefH、ＶrefLの範囲を広く設定することが可能と
なる。
ートのリファレンス電圧Ｖref を直接外部より駆動する
ときの負荷電流、すなわち全出力ゲート１０１のトラン
ジスタＱ１１のベース電流よりも、リファレンス電圧発
生回路１０４に与える基準電圧Ｖcsを外部から駆動する
ときの負荷電流、すなわち全リファレンス電圧発生回路
１０４のトランジスタＱ２のベース電流の方が小さいた
め、チップ内の負荷電流による電圧降下による各出力ゲ
ート間のリファレンス電圧の差を小さく抑えることがで
き、ＶrefH、ＶrefLの範囲を広く設定することが可能と
なる。
【００３５】
【発明の効果】以上説明したように本発明は、チップ外
部からＥＣＬ回路構成の出力ゲートのリファレンス電圧
を制御する手段を設けることによって、出力ゲートに特
別な回路を付加することなく、かつ内部論理回路の状態
によらずらに出力ゲートの出力レベルをハイレベルもし
くはローレベルに制御することができるため、チップの
ウエハテスト、製品テストにおいて、出力端子毎のテス
トパターン入力が不要となり、出力レベルテストのテス
ト時間を短縮することが可能となる。よって、今後さら
にチップの出力端子数が増えていってもチップ・テスト
時間の大幅な増加を防ぎ、テストコストの上昇、チップ
コストの上昇を防ぐことが可能となる。
部からＥＣＬ回路構成の出力ゲートのリファレンス電圧
を制御する手段を設けることによって、出力ゲートに特
別な回路を付加することなく、かつ内部論理回路の状態
によらずらに出力ゲートの出力レベルをハイレベルもし
くはローレベルに制御することができるため、チップの
ウエハテスト、製品テストにおいて、出力端子毎のテス
トパターン入力が不要となり、出力レベルテストのテス
ト時間を短縮することが可能となる。よって、今後さら
にチップの出力端子数が増えていってもチップ・テスト
時間の大幅な増加を防ぎ、テストコストの上昇、チップ
コストの上昇を防ぐことが可能となる。
【図１】本発明の一実施例の構成を示す図である。
【図２】（Ａ）はＥＣＬ回路の例を示す図、（Ｂ）はＥ
ＣＬ回路の動作波形図、（Ｃ）はＥＣＬ回路の入出力伝
達特性図である。
ＣＬ回路の動作波形図、（Ｃ）はＥＣＬ回路の入出力伝
達特性図である。
【図３】本発明の他の実施例の構成を示す図である。
【図４】従来の半導体集積回路の一例を示すブロック図
である。
である。
【図５】従来の半導体集積回路の他の例を示すブロック
図である。
図である。
１０１ 出力ゲート １０２ 出力端子 １０４ 基準電圧発生回路 １０６ テスト用端子 １０７ スイッチ １０８ 電圧源 １０９ 内部論理回路 １１０ 入力端子 ２１２ Ｖcs発生回路
Claims (3)
- 【請求項１】 内部論理回路の各出力電圧の基準電圧に
対する大小を判定してこの判定結果に応じた論理レベル
の出力を生成する出力ゲートを有する半導体集積回路で
あって、前記基準電圧を、外部制御に応じて前記内部論
理回路の各出力電圧の高レベルよりも高い電位に、また
その低レベルよりも低い電位に、夫々設定する基準電圧
設定手段を有することを特徴とする半導体集積回路。 - 【請求項２】 前記出力ゲートはエミッタ結合型論理
（ＥＣＬ）回路構成であり、このＥＣＬ回路を構成する
トランジスタの一方のベースに前記内部論理回路の出力
電圧が印加され、他方のベースに前記基準電圧が印加さ
れていることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項３】 半導体チップ出力テスト指令に応答し
て、全ての出力ゲートへの基準電圧を一斉に前記高い電
位もしくは前記低い電位に設定するようにしたことを特
徴とする請求項１または２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201009A JPH0735819A (ja) | 1993-07-21 | 1993-07-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201009A JPH0735819A (ja) | 1993-07-21 | 1993-07-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0735819A true JPH0735819A (ja) | 1995-02-07 |
Family
ID=16433986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201009A Pending JPH0735819A (ja) | 1993-07-21 | 1993-07-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0735819A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154637A (ja) * | 1984-01-25 | 1985-08-14 | Nec Corp | 集積回路装置 |
| JPS6281119A (ja) * | 1985-10-03 | 1987-04-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1993
- 1993-07-21 JP JP5201009A patent/JPH0735819A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154637A (ja) * | 1984-01-25 | 1985-08-14 | Nec Corp | 集積回路装置 |
| JPS6281119A (ja) * | 1985-10-03 | 1987-04-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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