JPS6281119A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6281119A JPS6281119A JP60220646A JP22064685A JPS6281119A JP S6281119 A JPS6281119 A JP S6281119A JP 60220646 A JP60220646 A JP 60220646A JP 22064685 A JP22064685 A JP 22064685A JP S6281119 A JPS6281119 A JP S6281119A
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- terminal
- transistor
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- input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、エミッタ結合型論理回路の出力を強制的に
低論理レベルにする機能を有する半導体集積回路装置に
関するものである。
低論理レベルにする機能を有する半導体集積回路装置に
関するものである。
第３図は従来のこの種のエミッタ結合型論理回路を形成
する半導体集積回路装置であり、図において、（Ｑｌ）
はコレクタが接地端子（Ｖｃ）に接続されベースが入力
端子（ＩＮ）に接続されたトランジスタ、（Ｑ２）はベ
ースが基準電圧端子（Ｖ＋＋ ）に接続されエミッタが
トランジスタ（Ｑｌ）のエミッタと共通接続されたトラ
ンジスタ、（Ｒ２）は一端が接地端子（ＶＣ）に接続さ
れ他端がトランジスタ（Ｑ２）のコレクタに接続された
第１の負荷抵抗、（Ｑ３）はコレクタがトランジスタ（
Ｑｌ）および（Ｑ２）のエミッタ共通接続点に接続され
エミッタが第２の負荷抵抗（Ｒ３）を介して負電源端子
（ＶＥ ）に接続されベースが定電流回路用基準電圧端
子（Ｖ、）に接続されたトランジスタであり、以上によ
り差動増幅回路を構成する。また、トランジスタ（Ｑ３
）と負荷抵抗（Ｒ３）とで定電流回路を構成する。
する半導体集積回路装置であり、図において、（Ｑｌ）
はコレクタが接地端子（Ｖｃ）に接続されベースが入力
端子（ＩＮ）に接続されたトランジスタ、（Ｑ２）はベ
ースが基準電圧端子（Ｖ＋＋ ）に接続されエミッタが
トランジスタ（Ｑｌ）のエミッタと共通接続されたトラ
ンジスタ、（Ｒ２）は一端が接地端子（ＶＣ）に接続さ
れ他端がトランジスタ（Ｑ２）のコレクタに接続された
第１の負荷抵抗、（Ｑ３）はコレクタがトランジスタ（
Ｑｌ）および（Ｑ２）のエミッタ共通接続点に接続され
エミッタが第２の負荷抵抗（Ｒ３）を介して負電源端子
（ＶＥ ）に接続されベースが定電流回路用基準電圧端
子（Ｖ、）に接続されたトランジスタであり、以上によ
り差動増幅回路を構成する。また、トランジスタ（Ｑ３
）と負荷抵抗（Ｒ３）とで定電流回路を構成する。
（Ｑｌ）はコレクタがトランジスタ（Ｑ２）のコレクタ
に接続されベースが制御端子（Ｃ３）に接続されエミッ
タがトランジスタ（Ｑｌ）および（Ｑ２）のエミッタ共
通接続点に接続されたトランジスタ、（Ｑ４）はコレク
タが接地端子（■、）に接続されベースがトランジスタ
（Ｑ２）のコレクタに接続されエミッタが出力端子（Ｏ
ＵＴ）に接続されたトランジスタである。
に接続されベースが制御端子（Ｃ３）に接続されエミッ
タがトランジスタ（Ｑｌ）および（Ｑ２）のエミッタ共
通接続点に接続されたトランジスタ、（Ｑ４）はコレク
タが接地端子（■、）に接続されベースがトランジスタ
（Ｑ２）のコレクタに接続されエミッタが出力端子（Ｏ
ＵＴ）に接続されたトランジスタである。
一般に計算機等に搭載される論理ＬＳＩは、第４図に示
すように複数個のＬＳＩ素子（３）を１枚のセラミック
基板（４）もしくは直接プリント基板に装着させている
。これらＬＳＩ素子（３）は、それぞれが第４図の矢印
で示すようにセラミック基板（４）内の配線もしくはプ
リント基板内の配線により複雑に結線されており、各Ｌ
ＳＩ素子（３）を個々にテストすることは困難となる。
すように複数個のＬＳＩ素子（３）を１枚のセラミック
基板（４）もしくは直接プリント基板に装着させている
。これらＬＳＩ素子（３）は、それぞれが第４図の矢印
で示すようにセラミック基板（４）内の配線もしくはプ
リント基板内の配線により複雑に結線されており、各Ｌ
ＳＩ素子（３）を個々にテストすることは困難となる。
そこで、第３図に示す回路構成を出カバソファ回路とし
て使用することにより任意のＬＳＩ素子（３）の出力を
強制的に低レベルの論理出力に固定し他のＬＳＩ素子（
３）との信号のつながりを絶つことができ、テストされ
るべきＬＳＩ素子（３）は他のＬＳＩ素子（３）からの
信号の影響を受けることがないのでテストが容易になる
。
て使用することにより任意のＬＳＩ素子（３）の出力を
強制的に低レベルの論理出力に固定し他のＬＳＩ素子（
３）との信号のつながりを絶つことができ、テストされ
るべきＬＳＩ素子（３）は他のＬＳＩ素子（３）からの
信号の影響を受けることがないのでテストが容易になる
。
次に、動作について説明する。実使用時には出力端子（
ＯＵＴ）は外部に負荷抵抗が接続される。
ＯＵＴ）は外部に負荷抵抗が接続される。
制御端子（Ｃ３）に入力端子（ＩＮ）に加えられる高レ
ベルの論理入力より１００ないし２００ｍＶ程度高い電
圧を加えれば、定電流回路（Ｑ３）および（Ｒ３）を流
れる電流はトランジスタ（Ｑｌ）および負荷抵抗（Ｒ２
）を流れ、出力端子（ＯＵＴ）は入力端子（ＩＮ）の状
態にかかわらず低レベルの論理出力となる。制御端子（
Ｃ３）に低レベルの論理入力が印加された場合にはオア
ゲートとして動作する。
ベルの論理入力より１００ないし２００ｍＶ程度高い電
圧を加えれば、定電流回路（Ｑ３）および（Ｒ３）を流
れる電流はトランジスタ（Ｑｌ）および負荷抵抗（Ｒ２
）を流れ、出力端子（ＯＵＴ）は入力端子（ＩＮ）の状
態にかかわらず低レベルの論理出力となる。制御端子（
Ｃ３）に低レベルの論理入力が印加された場合にはオア
ゲートとして動作する。
なお、上記従来例ではオアゲートの場合について説明し
たが、第３図の入力端子（ＩＮ）と基準電圧端子（Ｖｔ
）を入れ換えることによってノアゲートとして動作し
、制御端子（Ｃ３）に入力端子（ＩＮ）に加えられる高
レベルの論理入力を印加すると上記従来例と同様の動作
を示す。
たが、第３図の入力端子（ＩＮ）と基準電圧端子（Ｖｔ
）を入れ換えることによってノアゲートとして動作し
、制御端子（Ｃ３）に入力端子（ＩＮ）に加えられる高
レベルの論理入力を印加すると上記従来例と同様の動作
を示す。
従来の半導体集積回路装置は以上のように構成されてい
るので、素子数が増加し高集積化の妨げとなり、また寄
生容量の付加による遅延時間の増加を招くという問題点
があった。
るので、素子数が増加し高集積化の妨げとなり、また寄
生容量の付加による遅延時間の増加を招くという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、人力の論理レベルにかかわらずオアもしくは
ノア出力を強制的に低レベルの論理出力にすることがで
きる半導体集積回路装置を得ることを目的とする。
たもので、人力の論理レベルにかかわらずオアもしくは
ノア出力を強制的に低レベルの論理出力にすることがで
きる半導体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、基準電圧発生回
路に特定の電圧を印加することによって基準電圧を変化
できる制御端子を設けたものである。
路に特定の電圧を印加することによって基準電圧を変化
できる制御端子を設けたものである。
この発明における半導体集積回路装置は、反転出力に対
しては基準電圧が入力端子に印加される電圧より低い電
圧となり、非反転出力に対しては基準電圧が入力端子に
印加される電圧より高い電圧となるように制御端子に電
圧を印加することにより、出力を常に低レベルの論理出
力とする。
しては基準電圧が入力端子に印加される電圧より低い電
圧となり、非反転出力に対しては基準電圧が入力端子に
印加される電圧より高い電圧となるように制御端子に電
圧を印加することにより、出力を常に低レベルの論理出
力とする。
以下、この発明に係る半導体集積回路装置の一実施例を
図について説明する。第１図において、（Ｑｌ）および
（Ｑ２）はエミッタが共通接続されたトランジスタ、（
Ｒ１）および（Ｒ２）は一端が接地端子（Ｖ、）に接続
され他端がそれぞれトランジスタ（Ｑｌ）および（Ｑ２
）のコレクタに接続された抵抗、（Ｑ３）はコレクタが
トランジスタ（Ｑｌ）および（Ｑ２）のエミッタ共通接
続点に接続されエミッタが抵抗（Ｒ３）を介して負電源
端子（Ｖｔ ）に接続されたトランジスタであり、トラ
ンジスタ（Ｑ３）および抵抗（Ｒ３）で定電流回路を構
成する。（Ｑ４）はコレクタが接地端子（Ｖｃ ）に接
続されベースがトランジスタ（Ｑ２）のコレクタに接続
されエミッタが出力端子（ＯＵＴ）に接続されたトラン
ジスタ、（Ｑ５）はコレクタが接地端子（Ｖ、）に接続
されベースが抵抗（Ｒ５）を介して接地端子（■、）に
接続されエミッタが抵抗（Ｒ４）を介して負電源端子（
■、）に接続されたトランジスタ、（Ｑ６）はコレクタ
がトランジスタ（Ｑ５）のべ−スに接続されベースがト
ランジスタ（Ｃ３）のベースならびに定電流回路用基準
電圧端子（Ｖ、）に接続されエミッタが抵抗（Ｒ６）を
介して負電源端子（Ｖえ）に接続されたトランジスタ、
（Ｖ、）はトランジスタ（Ｃ５）のエミッタならびにト
ランジスタ（Ｃ２）のベースに接続された基準電圧端子
、（ＩＮ）はトランジスタ（Ｑｌ）のベースに接続され
た入力端子、（Ｃ１）はトランジスタ（Ｃ５）のベース
に接続された制御端子である。トランジスタ（Ｃ５Ｌ
（Ｃ６）および抵抗（Ｒ４）〜（Ｒ６）は、基準電圧発
生回路（１１を構成する。
図について説明する。第１図において、（Ｑｌ）および
（Ｑ２）はエミッタが共通接続されたトランジスタ、（
Ｒ１）および（Ｒ２）は一端が接地端子（Ｖ、）に接続
され他端がそれぞれトランジスタ（Ｑｌ）および（Ｑ２
）のコレクタに接続された抵抗、（Ｑ３）はコレクタが
トランジスタ（Ｑｌ）および（Ｑ２）のエミッタ共通接
続点に接続されエミッタが抵抗（Ｒ３）を介して負電源
端子（Ｖｔ ）に接続されたトランジスタであり、トラ
ンジスタ（Ｑ３）および抵抗（Ｒ３）で定電流回路を構
成する。（Ｑ４）はコレクタが接地端子（Ｖｃ ）に接
続されベースがトランジスタ（Ｑ２）のコレクタに接続
されエミッタが出力端子（ＯＵＴ）に接続されたトラン
ジスタ、（Ｑ５）はコレクタが接地端子（Ｖ、）に接続
されベースが抵抗（Ｒ５）を介して接地端子（■、）に
接続されエミッタが抵抗（Ｒ４）を介して負電源端子（
■、）に接続されたトランジスタ、（Ｑ６）はコレクタ
がトランジスタ（Ｑ５）のべ−スに接続されベースがト
ランジスタ（Ｃ３）のベースならびに定電流回路用基準
電圧端子（Ｖ、）に接続されエミッタが抵抗（Ｒ６）を
介して負電源端子（Ｖえ）に接続されたトランジスタ、
（Ｖ、）はトランジスタ（Ｃ５）のエミッタならびにト
ランジスタ（Ｃ２）のベースに接続された基準電圧端子
、（ＩＮ）はトランジスタ（Ｑｌ）のベースに接続され
た入力端子、（Ｃ１）はトランジスタ（Ｃ５）のベース
に接続された制御端子である。トランジスタ（Ｃ５Ｌ
（Ｃ６）および抵抗（Ｒ４）〜（Ｒ６）は、基準電圧発
生回路（１１を構成する。
次に、このように構成された本実施例の半導体集積回路
装置の動作について説明する。第１図において、実使用
時には出力端子（ＯＵＴ）に外部負倚抵抗が接続される
。制御端子（ＣＩ）に電圧が印加されない場合、基準電
圧端子（Ｖ＊ ）に現れる基準電圧Ｖ□（接地電位ｖＣ
Ｃを基準とする）は次式で近似できる。
装置の動作について説明する。第１図において、実使用
時には出力端子（ＯＵＴ）に外部負倚抵抗が接続される
。制御端子（ＣＩ）に電圧が印加されない場合、基準電
圧端子（Ｖ＊ ）に現れる基準電圧Ｖ□（接地電位ｖＣ
Ｃを基準とする）は次式で近似できる。
Ｖａｔ’ Ｖａｔ （Ｃ５） Ｒ５／Ｒ＆ ・
（Ｖｃｓ−Ｖ＋＋ｔ （Ｃ６） Ｖｔｚ） ・
・（ｌ］ここで、Ｖ、Ｅ（Ｃ５）およびＶＩＥ（Ｃ６
）はそれぞれトランジスタ（Ｃ５）および（Ｃ６）のベ
ース・エミッタ間電圧である。基準電圧Ｖ−は、通常、
入力端子（ＩＮ）に印加される高レベルの論理入力と低
レベルの論理入力の中間値付近に設定される。
（Ｖｃｓ−Ｖ＋＋ｔ （Ｃ６） Ｖｔｚ） ・
・（ｌ］ここで、Ｖ、Ｅ（Ｃ５）およびＶＩＥ（Ｃ６
）はそれぞれトランジスタ（Ｃ５）および（Ｃ６）のベ
ース・エミッタ間電圧である。基準電圧Ｖ−は、通常、
入力端子（ＩＮ）に印加される高レベルの論理入力と低
レベルの論理入力の中間値付近に設定される。
次に、制御端子（Ｃ１）に接地電位■。を印加すると基
準電圧■１は次式で近似できる。
準電圧■１は次式で近似できる。
ｖＲｌ−−ＶＩＥ（Ｃ５） ・・・（２）
弐ｆｉｌおよび（２）より基準電圧は Ｒ８／Ｒ４・（Ｖｃｓ Ｖａｔ （Ｃ６） ＶＥＥ
）だけ電圧が高くなり、入力端子（ＩＮ）に印加される
高レベルの論理入力がこの時の基準電圧Ｖｌｌ！よりも
１００ないし２００ｓ＋Ｖ程度低くなるように設定する
と、トランジスタ（Ｑｌ）は遮断状態、トランジスタ（
Ｃ２）は導通状態となり、入力端子（ＩＮ）に印加され
る論理レベルにかかわらず出力端子（ＯＵＴ）には低レ
ベルの論理出力が現れる。
弐ｆｉｌおよび（２）より基準電圧は Ｒ８／Ｒ４・（Ｖｃｓ Ｖａｔ （Ｃ６） ＶＥＥ
）だけ電圧が高くなり、入力端子（ＩＮ）に印加される
高レベルの論理入力がこの時の基準電圧Ｖｌｌ！よりも
１００ないし２００ｓ＋Ｖ程度低くなるように設定する
と、トランジスタ（Ｑｌ）は遮断状態、トランジスタ（
Ｃ２）は導通状態となり、入力端子（ＩＮ）に印加され
る論理レベルにかかわらず出力端子（ＯＵＴ）には低レ
ベルの論理出力が現れる。
なお、上記実施例では定電流回路としてトランジスタと
抵抗を用いたが、第２図に示すように抵抗（Ｒ９）だけ
であってもよい。
抵抗を用いたが、第２図に示すように抵抗（Ｒ９）だけ
であってもよい。
また、基準電圧発生回路（１）は、基準電圧が制御でき
れば第２図に示すようなものであってもよい。
れば第２図に示すようなものであってもよい。
すなわち、トランジスタ（Ｃ５）のエミッタが抵抗（Ｒ
１０）を介して負電源端子（■、）に接続され、ベース
がダイオード（ＤＩ）、 （Ｄ２）および抵抗（Ｒ１
２）を介して負電源端子（Ｖ、）に接続されるとともに
抵抗（Ｒ１１）を介して接地端子（■、）に接続された
基準電圧発生回路＋１１であってもよく、上記実施例と
同様の効果を奏する。
１０）を介して負電源端子（■、）に接続され、ベース
がダイオード（ＤＩ）、 （Ｄ２）および抵抗（Ｒ１
２）を介して負電源端子（Ｖ、）に接続されるとともに
抵抗（Ｒ１１）を介して接地端子（■、）に接続された
基準電圧発生回路＋１１であってもよく、上記実施例と
同様の効果を奏する。
さらに、上記実施例では非反転ゲートの場合について説
明したが、反転ゲートの場合は基準電圧ｖｌＥが入力端
子（ＩＮ）に印加される低レベルの論理入力より１００
ないし２０ｋＶ程度低い電圧になるような電圧を制御端
子（Ｃ１）に印加することで上記実施例と同様の効果を
奏する。
明したが、反転ゲートの場合は基準電圧ｖｌＥが入力端
子（ＩＮ）に印加される低レベルの論理入力より１００
ないし２０ｋＶ程度低い電圧になるような電圧を制御端
子（Ｃ１）に印加することで上記実施例と同様の効果を
奏する。
以上のように、この発明によれば基準電圧発生回路に基
準電圧を変化できる制御端子を設けたので、素子数を増
加させることなく、また、遅延時間を増加させることな
く出力を強制的に低論理レベルにすることができるもの
が得られる効果がある。
準電圧を変化できる制御端子を設けたので、素子数を増
加させることなく、また、遅延時間を増加させることな
く出力を強制的に低論理レベルにすることができるもの
が得られる効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
を示す回路図、第２図はこの発明の他の実施例を示す半
導体集積回路装置の回路図、第３図は従来の半導体集積
回路装置を示す回路図、第４図は半導体集積回路装置が
ＬＳＩ素子としてセラミック基板に装着されたときの概
念図である。 （Ｃ１）は制御端子、（ＩＮ）は入力端子、（ＯＵＴ）
は出力端子、（Ｑｌ）は第１のトランジスタ、（Ｃ２）
は第２のトランジスタ、（ｖ８）は基準電圧端子、（Ｖ
ｃ）は接地端子、（■、）は負電源端子、（Ｖ、）は定
電流回路用基準電圧端子、＋１１は基準電圧発生回路、
（３）はＬＳＩ素子、（４）はセラミック基板。 なお、図中、同一符号は同一または相当部分を示す。
を示す回路図、第２図はこの発明の他の実施例を示す半
導体集積回路装置の回路図、第３図は従来の半導体集積
回路装置を示す回路図、第４図は半導体集積回路装置が
ＬＳＩ素子としてセラミック基板に装着されたときの概
念図である。 （Ｃ１）は制御端子、（ＩＮ）は入力端子、（ＯＵＴ）
は出力端子、（Ｑｌ）は第１のトランジスタ、（Ｃ２）
は第２のトランジスタ、（ｖ８）は基準電圧端子、（Ｖ
ｃ）は接地端子、（■、）は負電源端子、（Ｖ、）は定
電流回路用基準電圧端子、＋１１は基準電圧発生回路、
（３）はＬＳＩ素子、（４）はセラミック基板。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- コレクタおよびエミッタが共通接続された少なくとも１
個以上の第１のトランジスタと、エミッタが第１のトラ
ンジスタのエミッタ共通接続点に接続されベースが基準
電圧発生回路に接続された第２のトランジスタと、上記
第１および第２のトランジスタのエミッタ共通接続点に
接続された定電流回路とからなる電流切換型論理回路を
形成する半導体集積回路装置において、上記基準電圧発
生回路が特定の電圧を印加することによって基準電圧を
変化できる制御端子を備えることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220646A JPS6281119A (ja) | 1985-10-03 | 1985-10-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220646A JPS6281119A (ja) | 1985-10-03 | 1985-10-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281119A true JPS6281119A (ja) | 1987-04-14 |
Family
ID=16754229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60220646A Pending JPS6281119A (ja) | 1985-10-03 | 1985-10-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281119A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132215A (ja) * | 1987-11-18 | 1989-05-24 | Fujitsu Ltd | 半導体装置 |
| JPH0654711U (ja) * | 1993-01-06 | 1994-07-26 | 和子 羽生 | 和 服 |
| JPH0735819A (ja) * | 1993-07-21 | 1995-02-07 | Nec Corp | 半導体集積回路 |
-
1985
- 1985-10-03 JP JP60220646A patent/JPS6281119A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132215A (ja) * | 1987-11-18 | 1989-05-24 | Fujitsu Ltd | 半導体装置 |
| JPH0654711U (ja) * | 1993-01-06 | 1994-07-26 | 和子 羽生 | 和 服 |
| JPH0735819A (ja) * | 1993-07-21 | 1995-02-07 | Nec Corp | 半導体集積回路 |
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