KR890017875A - 마스터-슬레이브 플립플롭회로 - Google Patents

마스터-슬레이브 플립플롭회로 Download PDF

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Abstract

내용 없음

Description

마스터-슬레이브 플립플롭회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 5 도는 본 발명에 따른 마스터-슬레이브 플립플롭회로의 제 1 실시예를 도시한 회로도, 제6(A)내지 6(D)도는 제 1 실시예를 설명하기 위한 타이밍도, 제 7 도는 제 1 실시예의 출력측에 접속된 회로의 예를 도시한 회로도.

Claims (18)

  1. 데이타 신호를 수신하기 위한 데이타 입력단; 클록신호를 수신하기 위한 클록입력단; 상보신호들을 발생하기 위하여 각 데이타 입력단 및 클록입력단을 통하여 데이타신호 및 클록신호가 공급되는 마스터부; 클록신호 및 상기 마스터부의 상호출력신호들에 응하는 슬레이브부; 및 상기 슬레이브부의 출력신호를 출력하기 위한 적어도 일출력단으로 구성되며, 상기 마스터부의 상기 상보출력신호들은 상기 슬레이브부의 출력신호의 논리진폭보다 더 작은 논리진폭을 갖는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  2. 제 1 항에 있어서, 상기 마스터부는 제1 및 제2 전력원, 상기 제 1 전력원에 접속된 하나의 단자 및 제 1 노드에 접속된 다른 단자를 갖는 제 1 저항, 상기 제 1 전력원이 접속된 하나의 단자 및 제 2 노드에 접속된 다른 단자를 갖는 제 2 저항 상기 제1 및 제2 전력원 사이에 접속되어 상기 마스터부의 상보출력신호를 출력하기 위하여 제1 및 제2 노드중 대응하는 하나에서 신호에 응하는 제 2 저항, 클록신호에 응하는 제 1 차동회로, 제1 및 제2 노드와 상기 제1 차동회로 사이에 접속되어 상기 데이타 입력단을 통하여 수신된 데이타신호에 응하는 제 2 차동회로, 제1 및 제2 노드와 상기 제 1 차동회로사이에 접속되어 상기 제 1 출력트랜지스터의 상보 출력신호에 응하는 제 3 차동회로, 및 상기 제 1 차동회로와 상기 제 2 전력원 사이에 접속된 제1전류원회로로 구성된 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  3. 제 1 항에 있어서, 상기 슬레이브부는 상기 제 1 전력원에 접속된 하나의 단자 및 제 3 노드에 접속된 다른 단자를 갖는 제 3 저항, 상기 제1 및 제 1 전력원에 접속된 하나의 단자 및 제 4 노드에 접소된 다른 단자를 갖는 제 4 저항, 상기 제1 및 제2 전력원 사이에 접속되어 상기 슬레이브부의 출력신호를 출력하기 위하여 제 3및 제 4노드중 대응하는 하나에서 신호에 응하는 한쌍의 제 2 출력 트랜지스터, 클록신호에 응하는 제 4 차동회로, 제3 및 제 4 노드와 상기 제 4 차동회로 사이에 접속되어 상기 마스터부의 상보출력신호에 응하는 제 5 차동회로, 제 3 및 제 4 노드와 상기 제 4 차동회로사이에 접소되어 상기 제 2 출력트랜지스터의 출력신호에 응하는 제 6 차동회로, 및 상기 제 4 차동회로와 상기 제 2 전력원 사이에 접속된 제 2 전류원 회로로 구성된 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  4. 제 3 항에 있어서, 상기 제1 및 제2 저항은 상기 제3 및 제4 저항의 저항치보다 작은 저항치를 갖는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  5. 제 4 항에 있어서, 상기 제1 및 제2 저항은 동일한 저항치를 가지며, 상기 제3및 제 4 저항은 동일한 지항치를 갖는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  6. 제 3 항에 있어서, 상기 마스터부는 상기 제 1 전력원으로부터 제1 및 제2 노드에 공급된 전압에 대해 전압강하를 일으키기 위해 상기 제 1 전력원과 상기 제1 및 제2 저항사이에 접속된 제 1 레벨 시프트저항을 포함하며, 상기 슬레이트부는 상기 제 1 전력원으로부터 제3 및 제 4 노드에 공급된 전압에 대해 전압강하를 일으키기 위하여 상기 제 1 전력과 상기 제3 및 제 4 저항 사이에 접속된 제 2 레벨시프트 저항을 더 포함하는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  7. 제 3 항에 있어서, 상기 제1 제 2 및 제 3 차동회로는 각각 직렬게이트형 에미터 결합논리회로인 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  8. 제 1 항에 있어서, 상기 마스터부의 상기 상보출력신호의 논리진폭은 상기 슬레이브부의 출력신호의 논리진폭의 대략 1/2인 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  9. 제 1 항에 있어서, 상기 마스터부의 상기 상보출력신호의 논리진폭은 대략 0.3볼트이며, 상기 슬레이부의 출력신호의 논리진폭은 대략 0.6볼트인 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  10. 데이타신호를 수신하기 위한 제 1 단자 ; 클록신호를 수신하기 위한 제 2 단자 ; 세트신호를 수신하기 위한 제 3 단자 ; 리세트신호를 수신하기 위한 제 4 단자 ; 리세트신호를 수신하기 위한 제 4 단자 ; 제1 및 제 2 전력원 ; 상기 제 1 내지 제 4 단자로부터 신호가 공급되며, 제 1 레벨시프트저항, 상기 제 1 레벨시프트저항을 통하여 상기 제1과 제 2 전력원 사이에 접속된 직렬게이트형 차동회로, 및 상기 제1 및 제 2 전력원 사이에 접속되어 상부출력신호를 출력하기 위하여 상기 제 1 레벨시프트저항을 통하여 수신된 신호에 응하는 한쌍의 제 1 출력트랜지스터를 포함하는 마스터부: 클록신호 및 상기 마스터부의 상보출력신호에 응하는 슬레이브부 ; 상기 제 3 단자로부터의 세트신호에 응하여 상기 마스터내의 신호 래칭상태를 세트하고 상기 제 4 단자로부터의 리세트신호에 응하여 상기 마스터부내의 신호 래칭상태를 리세트하기 위한 세트 및 리세트회로 ; 및 상기 술레이브부의 출력신호를 출력하기 위한 적어도 하나의 출력단으로 구성되며, 상기 제 1 레벨시프트저항은 관계식 VH〉-(VRL+VBE)(여기서,VH는 하이레벨주기동안의 세트 및 리세트신호의 전압을 나타내며,VRL은 상기 제 1 레벨시프트저항에 의한 전압강하를 나타내며, VBE는 상기 제 1 출력트랜지스터의 베이스-에미터 전압을 나타낸다)을 만족시키는 저항치를 갖는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  11. 제 10 항에 있어서, 상기 마스터부는 상기 제 1 레벨시프트 저항을 통하여 제 1 전력원에 접속된 하나의 단자 및 제 1 노드에 접속된 다른 단자를 갖는 제 1 저항, 상기 제 1 레벨시프트저항을 통하여 상기 제 1 전력원에 접속된 하나의 단자 및 제 2 노드에 접속된 다른 단자를 갖는 제 2 저항, 상기 마스터부의 상보출력신호를 출력하기 위하여 제1 및 제 2 노드중 대응하는 하나에서의 신호에 응하는 제 1 출력트랜지스터, 클록신호에 응하는 제 1 차동회로, 제1 및 제2 노드와 상기 제 1 차동회로 사이에 접속되어 상기 제 1 단자를 통하여 수신된 데이타신호에 응하는 제2차동회로, 제1 및 제 2 노드와 상기 제 1 차동회로 사이에 접속되어 상기 제 1 출력트랜지스터의 상보출력신호에 응하는 제 3 차동회로, 및 상기 제 1 차동회로와 상기 제 2 전력원 사이에 접속된 제 1 전류원회로로 구성된 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  12. 제 11 항에 있어서, 상기 슬레이브부는 제 2 레벨시프트저항, 상기 제 2 레벨시프트저항을 통하여 상기 제 1 전력원에 접속된 하나의 단자 및 제 3 노드에 접속된 다른 단자를 갖는 제 3 저항, 상기 제 2 레벨시프트저항을 통하여 상기 제 1 전력원에 접속된 하나의 단자 및 제 4 노드에 접속된 다른 단자를 갖는 제 4 저항, 상기 제 1 및 제 2 전력원 사이에 접속되어 상기 슬레이브부의 출력신호를 출력하기 위하여 제3 및 제 4 노드중 대응하는 하나에서 어떤신호에 응하는 한쌍의 제 2 출력트랜지스터, 클록신호에 응하는 제 4 차동회로, 제3 및 제 4 노드와 상기 제 제 4 차동회로에서 접속되어 상기 마스터의 상보출력신호에 응하는 제 5 차동회로, 제3 및 제 4 노드와 상기 제 4 차동회로 사이에 접속되어 상기 제 2 출력트랜지스터의 출력신호에 응하는 제 6 차동회로, 및 상기 제 4 차동회로와 상기 제 2 전력원 사이에 접소된 제 2 전류원 회로로 구성된 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  13. 제12항에 있어서, 상기 제1 및 제 2저항은 상기 제3 및 제 4 저항의 저항치보다 작은 저항치를 갖는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  14. 제13항에 있어서, 상기 제1 및 제 2저항은 동일한 저항치를 가지며, 상기 제3 및 제 4 저항은 동일한 저항치를 기지는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  15. 제12항에 있어서, 상기 제1, 제2 및 제 3 차동회로는 각각 직렬게이트형 에미터 결합논리회로인것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  16. 제12항에 이어서, 상기 제 2 레벨시프트저항의 저항치는 고정된 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  17. 제16항에 있어서, 상기 제 1 레벨시프트저항의 저항치는 임의로 선택되는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  18. 제10항에 있어서, 상기 제 1 레벨시프트저항의 저항치는 임의로 선택되는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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