KR890001104A - 반도체집적회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1실시예에 따른 반도체 집적회로의 회로도.
제4도는 제3도 도시된 반도체 집적회로에 대한 타이밍도.
제5도는 본 발명의 제2실시예에 따른 반도체 집적회로의 회로도.
Claims (7)
- 제어클럭신호와 입력신호를 각각 인가받도록 접속된 제1, 제2입력을 갖추고 있는 논리회로와, 제1전원 공급단자와 제1노드사이에 직렬로 접속되면서 상기 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제1트랜지스터와 제어클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제2트랜지스터, 제1노드와 제2전원 공급단자 사이에 접속되면서 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제3트랜지스터, 상기 제1노드에 접속된 제2노드와 상기 제1전원 공급단자 사이에 직렬로 접속되면서 상기 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제4트랜지스터와 제3노드에 연결된 게이트를 갖추고 있는 제1도전형의 제5트랜지스터, 상기 제2전원 공급단자와 상기 제2노드사이에 직렬로 접속되면서 클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제2전도형의 제6트랜지스터와 상기 제3노드에 연결된 게이트를 갖추고 있는 제2도전형의 제7트랜지스터, 상기 제3노드와 상기 제1전원 공급단자 사이에 접속되면서 상기 제2노드 접속된 게이트를 갖추고 있는 제1도전형의 제8트랜지스터, 상기 제3노드와 상기 제2전원 공급단자사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제2도전형의 제9트랜지스터로 구성되어, 최소한 상기 제2노드와 상기와 제3노드중 최소한 어느 하나에서부터 출력신호를 얻도록 되어 있는 것을 특징으로하는 반도체 집적회로.
- 제1항에 있어서, 상기 논리회로는 노아게이트인 것을 특징으로하는 반도체 집적회로.
- 제1항에 있어서, 상기 논리회로는 낸드게이트인 것을 특징으로하는 반도체 집적회로.
- 제1 및 제2랫치회로로 구성되면서, 상기 제1랫치회로는 제어클럭신호와 입력신호를 각각 인가받도록 접속된 제1, 제2입력을 갖추고 있는 노아게이트와 제1전원 공급단자와 제1노드사이에 직렬로 접속되면서 상기 노아게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제1트랜지스터와 제어클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제2트랜지스터, 상기 제1노드와 제2전원 공급단자 사이에 접속되면서 상기 노아게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제3트랜지스터, 상기 제1노드에 접속된 제2노드와 상기 제1전원 공급단자 사이에 직렬로 접속되면서 상기 노아게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제4트랜지스터와 제3노드에 연결된 게이트를 갖추고 있는 제1도전형의 제5트랜지스터, 상기 제2전원 공급단자와 상기 제2노드사이에 직렬로 접속되면서 클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제2전도형의 제6트랜지스터와 상기 제3노드에 연결된 게이트를 갖추고 있는 제2도전형의 제7트랜지스터, 상기 제3노드와 상기 제1전원 공급단자 사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제1도전형의 제8트랜지스터, 상기 제3노드와 상기 제2전원 공급단자사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제2도전형의 제9트랜지스터로 구성되어, 최소한 상기 제2노드와 상기와 제3노드중 어느 하나에서 출력신호를 취하게 되어 있고, 상기 제2랫치회로는 제어클럭신호와 입력신호를 각각 인가받도록 접속된 제1, 제2입력을 갖추고 있는 낸드게이트와 제1전원 공급단자와 제1노드사이에 직렬로 접속되면서 상기 낸드게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제1트랜지스터와 제어클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제2트랜지스터, 상 제1노드와 제2전원 공급단자사이에 접속되면서 상기 낸드게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제3트랜지스터, 상기 제1노드에 접속된 제2노드와 상기 제1전원 공급단자사이에 직렬로 접속되면서 상기 낸드게이트의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제4트랜지스터와 제3노드에 연결된 게이트를 갖추고 있는 제2도전형의 제5트랜지스터, 상기 제1전원 공급단자와 상기 제2노드사이에 직렬로 접속되면서 클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제6트랜지스터와 상기 제3노드에 연결된 게이트를 갖추고 있는 제1도전형의 제7트랜지스터, 상기 제3노드와 상기 제1전원 공급단자사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제1도전형의 제8트랜지스터, 상기 제3노드와 상기 제2전원 공급단자사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제2도전형의 제9트랜지스터로 구성되어, 최소한 상기 제2노드와 상기 제3노드중 어느 하나에서 출력신호를 취하도록 되어 있으며, 상기 제1, 제2랫치회로는 제1비트 시프트레지스터를 형성하도록 종속접속되고, 상기 제1, 제2랫치회로중 어느 하나의 출력신호는 다른 랫치회로의 입력신호로서 이용되며, 상기 형식의 1비트 시프트레지스터는 소정수만큼 종속접속되고, 입력신호를 시프트시켜 주도록 상기 노아게이트와 상기 낸드게이트에는 일정한 반복비를 갖는 동일한 클럭신호가 공급되는 것을 특징으로하는 반도체 집적회로.
- 시프트레지스터를 형성하도록 종속접속된 우수의 랫치회로를 포함하여 구성되고, 상기 각 랫치회로는 제어 클럭신호와 입력신호를 각각 인가받도록 접속된 제1, 제2입력신호를 갖추고 있는 논리회로와, 제1전원 공급단자와 제1노드사이에 직렬로 접속되면서 상기 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제1트랜지스터와 제어클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제2트랜지스터, 제1노드와 제2전원 공급단자 사이에 접속되면서 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제2도전형의 제3트랜지스터, 상기 제1노드에 접속된 제2노드와 상기 제1전원 공급단자 사이에 직렬로 접속되면서 상기 논리회로의 출력신호를 인가받도록 연결된 게이트를 갖추고 있는 제1도전형의 제4트랜지스터와 제3노드에 연결된 게이트를 갖추고 있는 제1도전형의 제5트랜지스터, 상기 제2전원 공급단자와 상기 제2노드사이에 직렬로 접속되면서 클럭신호를 인가받도록 연결된 게이트를 갖추고 있는 제2전도형의 제6트랜지스터와 상기 제3노드에 연결된 게이트를 갖추고 있는 제2도전형의 제7트랜지스터, 상기 제3노드와 상기 제1전원 공급단자 사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제1도전형의 제8트랜지스터, 상기 제3노드와 상기 제2전원 공급단자사이에 접속되면서 상기 제2노드에 접속된 게이트를 갖추고 있는 제2도전형의 제9트랜지스터로 구성되며, 상기 제2노드와 제3노드중 어느 하나에서 출력신호를 얻게되고, 상기 각 우수번째 랫치회로의 논리회로에는 일정한 반복비를 갖는 제1클럭신호가 공급되어, 각 기수번째 랫치회로의 논리회로에는 제1클럭신호에 대해 소정의 위상차를 가는 제2클럭신호가 공급되고, 입력신호는 제1, 제2클럭신호에 의해 시프트되게 되어 있는 것을 특징으로하는 반도체 집적회로.
- 제5항에 있어서, 상기 논리회로는 노아게이트인 것을 특징으로하는 반도체 집적회로.
- 제5항에 있어서, 상기 논리회로는 낸드게이트인 것을 특징으로하는 반도체 집적회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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