JPS6125321A - デ−タラツチ回路 - Google Patents
デ−タラツチ回路Info
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- JPS6125321A JPS6125321A JP14712284A JP14712284A JPS6125321A JP S6125321 A JPS6125321 A JP S6125321A JP 14712284 A JP14712284 A JP 14712284A JP 14712284 A JP14712284 A JP 14712284A JP S6125321 A JPS6125321 A JP S6125321A
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- Japan
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- output
- inverter
- input
- channel transistor
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はデータラッチ回路に関し、特に出力を高インピ
ーダンスにする事が可能なゲートを使用したスタティッ
クのデータラッチ回路に関する。
ーダンスにする事が可能なゲートを使用したスタティッ
クのデータラッチ回路に関する。
第１図は従来用いられていたデータラッチ回路の回路図
である。第１図において、ＭＯ８型Ｐｃｈ トランジス
タ４及び５とＭＯ８型Ｎｃｈ）ランジスタロ及び７は、
直列に接続されたいわゆる３ステート・インバータ１０
０を構成し、クロック入力２が高レベルのときその出力
１２にはデータ人力１の反転信号が出力される。出力１
２はＰｃｈトランジスタ８及びＮｃｈ）ランジスタ９で
構成されるインバータ１０１のゲート入力及びＰｅｈ
）ランジスタ１０及びＮａｈ）ランジスタ１１で構成さ
れるインバータ１０２の出力に接続されている。
である。第１図において、ＭＯ８型Ｐｃｈ トランジス
タ４及び５とＭＯ８型Ｎｃｈ）ランジスタロ及び７は、
直列に接続されたいわゆる３ステート・インバータ１０
０を構成し、クロック入力２が高レベルのときその出力
１２にはデータ人力１の反転信号が出力される。出力１
２はＰｃｈトランジスタ８及びＮｃｈ）ランジスタ９で
構成されるインバータ１０１のゲート入力及びＰｅｈ
）ランジスタ１０及びＮａｈ）ランジスタ１１で構成さ
れるインバータ１０２の出力に接続されている。
いま３ステート・インバータ１００の出力インピーダン
スがインバータ１０２の出力インピーダンスよシも十分
低い様に設計すると、出力１２のレベルは３ステート−
インバータ１００の出力レベルが支配的となり、インバ
ータ１０１の出力３にはデータ人力１と同じレベルの信
号が出力される。
スがインバータ１０２の出力インピーダンスよシも十分
低い様に設計すると、出力１２のレベルは３ステート−
インバータ１００の出力レベルが支配的となり、インバ
ータ１０１の出力３にはデータ人力１と同じレベルの信
号が出力される。
クロック人力２が低レベルの時は、Ｐｃｈ）ランジスタ
４及びＮａｈ）ランジスタフはオフとなシ、３ステート
インバータ１００の出力は高インピーダンスとなる。従
って出力１２にはインバータ１０２が今まで出力してい
たレベルに安定する。
４及びＮａｈ）ランジスタフはオフとなシ、３ステート
インバータ１００の出力は高インピーダンスとなる。従
って出力１２にはインバータ１０２が今まで出力してい
たレベルに安定する。
この第１図の従来例は、り四ツク信号が１つの３ステー
ト・バッファにしか入力されないため集積回路に組み込
んだ場合配線領域が少なくてすむ反面、３ステート・イ
ンバータ１００の出力インピーダンスをインバータ１０
２のそれよりも十分小さくする必要があシ、３ステート
會イ／パーク１００のトランジスタの面積が増大すると
いう欠点がある。特にＰｃｈ）ランジスタのｆｍ （相
互コンダクタンス）は同じディメンジョンのＮｃｈトラ
ンジスタの１／２〜１／３であシ、また３ステート・イ
ンバータ１００のＰｏｈ）ランジスタは直列接続されて
いるため、インバータ１０２から低レベルが出力されて
いる時に出力１２を高レベルにするには３ステートイン
バータ１００のＰｃｈ）ランジスタ４及び５のディメン
ションはインバータ１０２のＮｃｈ）ランジスタ１１の
４〜６倍以上の大きさに設計しなけれはならない。この
ため全体の面積はそれはど小さくならないという欠点示
ある。
ト・バッファにしか入力されないため集積回路に組み込
んだ場合配線領域が少なくてすむ反面、３ステート・イ
ンバータ１００の出力インピーダンスをインバータ１０
２のそれよりも十分小さくする必要があシ、３ステート
會イ／パーク１００のトランジスタの面積が増大すると
いう欠点がある。特にＰｃｈ）ランジスタのｆｍ （相
互コンダクタンス）は同じディメンジョンのＮｃｈトラ
ンジスタの１／２〜１／３であシ、また３ステート・イ
ンバータ１００のＰｏｈ）ランジスタは直列接続されて
いるため、インバータ１０２から低レベルが出力されて
いる時に出力１２を高レベルにするには３ステートイン
バータ１００のＰｃｈ）ランジスタ４及び５のディメン
ションはインバータ１０２のＮｃｈ）ランジスタ１１の
４〜６倍以上の大きさに設計しなけれはならない。この
ため全体の面積はそれはど小さくならないという欠点示
ある。
第２図は従来使用されていたデータ・ラッチ回路のもう
一つの回路図を示したものである。第１図の回路と異な
る点は、第１図のインバータ１０２に相当する部分に３
ステート・インバータ２０２を使用している点である。
一つの回路図を示したものである。第１図の回路と異な
る点は、第１図のインバータ１０２に相当する部分に３
ステート・インバータ２０２を使用している点である。
３ステー）−インバータ２０２のクロック入力には入力
段の３ステート・インバータ２００のりｐツク信号と逆
相のものが入力される。つまり３ステート−インバータ
２００がインバータとして動作する場合は３ステート・
インバータ２０２の出力は高インピーダンスとなり、３
ステート拳インバータ２００の出力が高インピーダンス
の時は２０２は・インバータとして動作する０このため
第１図の従来回路の様に入力段の３ステート拳インバー
タ２００の出力インピーダンスを特に下げる必要はない
ので３ステート・インバータ２０００面積はそれほど大
きくはならない。しかしクロックａが２つの３ステート
φインバータ（２００及び２０２）に接続されるため配
線領域が増大するという欠点がある。
段の３ステート・インバータ２００のりｐツク信号と逆
相のものが入力される。つまり３ステート−インバータ
２００がインバータとして動作する場合は３ステート・
インバータ２０２の出力は高インピーダンスとなり、３
ステート拳インバータ２００の出力が高インピーダンス
の時は２０２は・インバータとして動作する０このため
第１図の従来回路の様に入力段の３ステート拳インバー
タ２００の出力インピーダンスを特に下げる必要はない
ので３ステート・インバータ２０００面積はそれほど大
きくはならない。しかしクロックａが２つの３ステート
φインバータ（２００及び２０２）に接続されるため配
線領域が増大するという欠点がある。
本発明は上記従来例の欠点に鑑みて提案されたものであ
シ、面積が最小となるデータ・ランチ回路を提供する事
にある。
シ、面積が最小となるデータ・ランチ回路を提供する事
にある。
本発明は、少なくともクロック入力信号線とデータ入力
信号線とデータ出力信号線を有し、相補型ＭＯＳトラン
ジスタで構成されておシ、入力に前記データ入力信号線
が接続され前記クロック入力信号が活性化されると出力
を高インピーダンスから低インピーダンスに変化させる
３ステートバッファと、前記３ステートバッファの出力
が入力されるインバータと、前記インバータの出力を入
力とする第１のＮチャネルトランジスタのドレイン側と
前記インバータ出力を入力とするＰチャネルトランジス
タのドレイン側を接続し、該Ｐチャネルトランジスタの
ソース側を電源に接続し、第１ＯＮチャネルトランジス
タのソース側を前記クロック入力信号線の反転信号を入
力とする第２のＮチャネルトランジスタのドレイン側に
接続し、第２のＮチャネルトランジスタのソース側を接
地し、第１のＮチャネルトランジスタと該Ｐチャネルト
ランジスタのドレイン出力を前記インバータの入力に接
続し、前記インバータの入力に接続し、前記インバータ
の出力を前記データ出力信号線に接続している回路とを
有することを特徴とする。
信号線とデータ出力信号線を有し、相補型ＭＯＳトラン
ジスタで構成されておシ、入力に前記データ入力信号線
が接続され前記クロック入力信号が活性化されると出力
を高インピーダンスから低インピーダンスに変化させる
３ステートバッファと、前記３ステートバッファの出力
が入力されるインバータと、前記インバータの出力を入
力とする第１のＮチャネルトランジスタのドレイン側と
前記インバータ出力を入力とするＰチャネルトランジス
タのドレイン側を接続し、該Ｐチャネルトランジスタの
ソース側を電源に接続し、第１ＯＮチャネルトランジス
タのソース側を前記クロック入力信号線の反転信号を入
力とする第２のＮチャネルトランジスタのドレイン側に
接続し、第２のＮチャネルトランジスタのソース側を接
地し、第１のＮチャネルトランジスタと該Ｐチャネルト
ランジスタのドレイン出力を前記インバータの入力に接
続し、前記インバータの入力に接続し、前記インバータ
の出力を前記データ出力信号線に接続している回路とを
有することを特徴とする。
第３図は本発明の実施例に係るデータラッチ回路の回路
図である。３ステート・インバータ３００の出力は、イ
ンバータ３０１の入力及びゲート回路３０２の出力に接
続される。ゲート回路３０２はＰｃｈトランジスタ３６
．Ｎｃｈ）？ンジスタ３７及び３８が直列に接続され、
Ｎｃｈ）ランジスタ３８のゲートには３ステー）−イン
バータ３００のクロック信号とは逆相の傷゛号が入力さ
れる。ｐｃｈ トランジスタ３６及びＮｃｈ）ランジス
タ３７のゲートに鉱共通にインノ５−夕３０１の出力信
号４１が入力される。
図である。３ステート・インバータ３００の出力は、イ
ンバータ３０１の入力及びゲート回路３０２の出力に接
続される。ゲート回路３０２はＰｃｈトランジスタ３６
．Ｎｃｈ）？ンジスタ３７及び３８が直列に接続され、
Ｎｃｈ）ランジスタ３８のゲートには３ステー）−イン
バータ３００のクロック信号とは逆相の傷゛号が入力さ
れる。ｐｃｈ トランジスタ３６及びＮｃｈ）ランジス
タ３７のゲートに鉱共通にインノ５−夕３０１の出力信
号４１が入力される。
このためクロック信号４２が低レベルのとき、ゲート回
路３０２はインバータとして動作する。クロック信号４
２が高レベルで出力信号４１が高レベルのときはゲート
回路３０２の出力は高インピーダンスとなり、クロック
信号４２が高レベルで出力信号４１が低レベルのときゲ
ート回路３０２は内部のＰｃｈトランジスタ３６のみが
オンし他はオフする。この時の出力信号線４０上のレベ
ルは、データ人力４３に低レベルが加えられているとき
Ｌ高レベルと々るが、データ入力４３に高レベルが加え
られているときには、３ステート・インバータ３００内
のＮｃｈ）ランジスタ３２及び３３のｇｍを合成したｇ
ｍｌとＰｃｈ ）ランジスタ３６のｇｍ２ の比によシ
決定される。第３図の実施例ではｇｍｌをｇｒｎ２よシ
も大きく設計する事によ、９、Ｐａｈ）ランジスタ３６
とＮｃｈ）ランジスタ３２及び３３が同時にオンすると
き出力４０のレベルがインバータ３０１の論理しきい値
以下忙なる様に作られている〇なお一般にＮｃｈ）ラン
ジスタのｇｍはＰｃｈ トランジスタのそれと較べて２
〜３倍あるため、ｇｍｌをｇｍ２よシも大きく設計する
事による面積の増加は少ない。
路３０２はインバータとして動作する。クロック信号４
２が高レベルで出力信号４１が高レベルのときはゲート
回路３０２の出力は高インピーダンスとなり、クロック
信号４２が高レベルで出力信号４１が低レベルのときゲ
ート回路３０２は内部のＰｃｈトランジスタ３６のみが
オンし他はオフする。この時の出力信号線４０上のレベ
ルは、データ人力４３に低レベルが加えられているとき
Ｌ高レベルと々るが、データ入力４３に高レベルが加え
られているときには、３ステート・インバータ３００内
のＮｃｈ）ランジスタ３２及び３３のｇｍを合成したｇ
ｍｌとＰｃｈ ）ランジスタ３６のｇｍ２ の比によシ
決定される。第３図の実施例ではｇｍｌをｇｒｎ２よシ
も大きく設計する事によ、９、Ｐａｈ）ランジスタ３６
とＮｃｈ）ランジスタ３２及び３３が同時にオンすると
き出力４０のレベルがインバータ３０１の論理しきい値
以下忙なる様に作られている〇なお一般にＮｃｈ）ラン
ジスタのｇｍはＰｃｈ トランジスタのそれと較べて２
〜３倍あるため、ｇｍｌをｇｍ２よシも大きく設計する
事による面積の増加は少ない。
次に実施例の動作を説明する。いまクロック入力４２に
は低レベルが入力され、出力４０には高レベルが保持さ
れていると仮定する。この状態では出力４１には低レベ
ルが出力され、ゲート回路３０２は出力４０に高レベル
を出力し、ラッチ回路は安定する。次に上記の状態でデ
ータ入力に高レベルを加え、かつクロック人力４２に高
レベルを加えた場合を考える。この場合には３ステート
Φインバータ３００は出力４０に低レベルを出力しよう
とするが、ゲート回路３０２は出力４０に高レベルを出
力しているため、出力４０のレベルはｇｍｌとｇｍ２の
比で決定される。いｉ ｇｍｌ＞ ｇｍ２であり従って
出力４０のレベルはインバータ３０１は出力４１に高レ
ベルを出力する。その結果ゲート回路３０２Ｃ１出１ｉ
高インピーダンスとなるため出力４０は低レベルで安定
する。この状態からクロック入力が低レベルになると３
ステートインバータ３００の出力は高インピーダンスと
なるが、ゲート回路３０２のＮｃｈ）ランジスタ３８が
オンするためゲート回路３０２は出力４０に低レベルを
出力し、結局出力４０は低レベルが保持される。この状
態からデータ人力４３に低レベルが、またクロック入力
４２に高レベルが加えられるとゲート回路３０２の出力
は高インピーダンスとなυ、３ステート・インバータ３
００の出力からは高レベルが出力４０に出力される。そ
の結果出力４１は低レベルとなり、ゲート回路３０２は
筒レベルを出力する。
は低レベルが入力され、出力４０には高レベルが保持さ
れていると仮定する。この状態では出力４１には低レベ
ルが出力され、ゲート回路３０２は出力４０に高レベル
を出力し、ラッチ回路は安定する。次に上記の状態でデ
ータ入力に高レベルを加え、かつクロック人力４２に高
レベルを加えた場合を考える。この場合には３ステート
Φインバータ３００は出力４０に低レベルを出力しよう
とするが、ゲート回路３０２は出力４０に高レベルを出
力しているため、出力４０のレベルはｇｍｌとｇｍ２の
比で決定される。いｉ ｇｍｌ＞ ｇｍ２であり従って
出力４０のレベルはインバータ３０１は出力４１に高レ
ベルを出力する。その結果ゲート回路３０２Ｃ１出１ｉ
高インピーダンスとなるため出力４０は低レベルで安定
する。この状態からクロック入力が低レベルになると３
ステートインバータ３００の出力は高インピーダンスと
なるが、ゲート回路３０２のＮｃｈ）ランジスタ３８が
オンするためゲート回路３０２は出力４０に低レベルを
出力し、結局出力４０は低レベルが保持される。この状
態からデータ人力４３に低レベルが、またクロック入力
４２に高レベルが加えられるとゲート回路３０２の出力
は高インピーダンスとなυ、３ステート・インバータ３
００の出力からは高レベルが出力４０に出力される。そ
の結果出力４１は低レベルとなり、ゲート回路３０２は
筒レベルを出力する。
このため出力４０１−を高レベルで安定する。この状態
からクロック人力４２が低レベルになっても出力４０は
高レベルのままで安定である。
からクロック人力４２が低レベルになっても出力４０は
高レベルのままで安定である。
このように第１図に示した従来例よりも入力段の３ステ
ート・インバータの面積を小さくでき、また第２図に示
した従来例よシも配線の数及びトランジスタの数をそれ
ぞれ１つ少なくする事ができる。
ート・インバータの面積を小さくでき、また第２図に示
した従来例よシも配線の数及びトランジスタの数をそれ
ぞれ１つ少なくする事ができる。
なお、第３図の実施例では３ステート中インバータとし
てＮｃｈ）ランジスタ及びＰｃｈトランジスタをそれぞ
れ２ケを直列に接りした３ステート・インバータ３００
を使用したが、これは第４図に示す様にトランスミッシ
ョン・ゲートとインバータを組み合わせたものを使用し
ても同様の効果が得られる事はいうまでもない。
てＮｃｈ）ランジスタ及びＰｃｈトランジスタをそれぞ
れ２ケを直列に接りした３ステート・インバータ３００
を使用したが、これは第４図に示す様にトランスミッシ
ョン・ゲートとインバータを組み合わせたものを使用し
ても同様の効果が得られる事はいうまでもない。
以上説明したように本発明によれば回路の面積を小さく
することができるので、集積回路全体の面積を小さくす
ることができ、従って集積回路の製造経費が安くなる。
することができるので、集積回路全体の面積を小さくす
ることができ、従って集積回路の製造経費が安くなる。
第１図及び第２図は従来例に係るデータラッチ回路の回
路図、第３図は本発明の実施例に係るデータランチ回路
の回路図、第４図は本発明の別の実施例に係る３ステー
ト・インバータの回路図である。 １．２７・・・データ入力 ２．１３・・・クロック入力 ３．１４・・・データ出力 １００、２００．２０２・・・３ステ一トφインバータ
回路１９、２０．１０１．１０２．２０１・・・インバ
ータ回路。
路図、第３図は本発明の実施例に係るデータランチ回路
の回路図、第４図は本発明の別の実施例に係る３ステー
ト・インバータの回路図である。 １．２７・・・データ入力 ２．１３・・・クロック入力 ３．１４・・・データ出力 １００、２００．２０２・・・３ステ一トφインバータ
回路１９、２０．１０１．１０２．２０１・・・インバ
ータ回路。
Claims (1)
- 【特許請求の範囲】 少なくともクロック入力信号線とデータ入力信号線とデ
ータ出力信号線を有し、相補型ＭＯＳトランジスタで構
成されており、 入力に前記データ入力信号線が接続されクロック入力信
号が活性化されると出力を高インピーダンスから低イン
ピーダンスに変化させる３ステートバッファと、 前記３ステートバッファの出力が入力されるインバータ
と、 前記インバータの出力を入力とする第１のＮチャネルト
ランジスタのドレイン側と前記インバータ出力を入力と
するＰチャネルトランジスタのドレイン側を接続し、該
Ｐチャネルトランジスタのソース側を電源に接続し、第
１のＮチャネルトランジスタのソース側を前記クロック
入力信号線の反転信号を入力とする第２のＮチャネルト
ランジスタのドレイン側に接続し、第２のＮチャネルト
ランジスタのソース側を接地し、第１のＮチャネルトラ
ンジスタと該Ｐチャネルトランジスタのドレイン出力を
前記インバータの入力に接続し、前記インバータの出力
を前記データ出力信号線に接続している回路とを有する
ことを特徴とするデータラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14712284A JPS6125321A (ja) | 1984-07-16 | 1984-07-16 | デ−タラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14712284A JPS6125321A (ja) | 1984-07-16 | 1984-07-16 | デ−タラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6125321A true JPS6125321A (ja) | 1986-02-04 |
Family
ID=15423034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14712284A Pending JPS6125321A (ja) | 1984-07-16 | 1984-07-16 | デ−タラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125321A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0209829A2 (en) * | 1985-07-17 | 1987-01-28 | CSELT Centro Studi e Laboratori Telecomunicazioni S.p.A. | Sequential-logic basic element and network in CMOS technologyy |
| JPS6256015A (ja) * | 1985-09-03 | 1987-03-11 | Mitsubishi Electric Corp | 保持回路 |
| JPS6295018A (ja) * | 1985-10-22 | 1987-05-01 | Nec Corp | Ｃｍｏｓラツチ回路 |
| EP0282098A2 (en) * | 1987-03-13 | 1988-09-14 | Nec Corporation | Synchronization signal generator without oscillator |
| JPS6468018A (en) * | 1987-09-08 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Output circuit |
| JPH02105611A (ja) * | 1988-10-14 | 1990-04-18 | Hitachi Ltd | Ｄ型ラッチ回路 |
| JPH03216726A (ja) * | 1990-01-22 | 1991-09-24 | Toshiba Corp | バレルシフタ |
| JP2012089223A (ja) * | 2010-09-23 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US10103716B2 (en) | 2016-08-19 | 2018-10-16 | Toshiba Memory Corporation | Data latch circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186225A (ja) * | 1982-04-23 | 1983-10-31 | Toshiba Corp | ラツチ回路 |
| JPS5922435A (ja) * | 1982-07-28 | 1984-02-04 | Nec Corp | ラツチ回路 |
-
1984
- 1984-07-16 JP JP14712284A patent/JPS6125321A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186225A (ja) * | 1982-04-23 | 1983-10-31 | Toshiba Corp | ラツチ回路 |
| JPS5922435A (ja) * | 1982-07-28 | 1984-02-04 | Nec Corp | ラツチ回路 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0209829A2 (en) * | 1985-07-17 | 1987-01-28 | CSELT Centro Studi e Laboratori Telecomunicazioni S.p.A. | Sequential-logic basic element and network in CMOS technologyy |
| JPS6256015A (ja) * | 1985-09-03 | 1987-03-11 | Mitsubishi Electric Corp | 保持回路 |
| JPS6295018A (ja) * | 1985-10-22 | 1987-05-01 | Nec Corp | Ｃｍｏｓラツチ回路 |
| JPH0378003B2 (ja) * | 1985-10-22 | 1991-12-12 | Nippon Electric Co | |
| EP0282098A2 (en) * | 1987-03-13 | 1988-09-14 | Nec Corporation | Synchronization signal generator without oscillator |
| JPS6468018A (en) * | 1987-09-08 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Output circuit |
| JPH02105611A (ja) * | 1988-10-14 | 1990-04-18 | Hitachi Ltd | Ｄ型ラッチ回路 |
| JPH03216726A (ja) * | 1990-01-22 | 1991-09-24 | Toshiba Corp | バレルシフタ |
| JP2012089223A (ja) * | 2010-09-23 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US10103716B2 (en) | 2016-08-19 | 2018-10-16 | Toshiba Memory Corporation | Data latch circuit |
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