JPS62194737A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62194737A JPS62194737A JP61035056A JP3505686A JPS62194737A JP S62194737 A JPS62194737 A JP S62194737A JP 61035056 A JP61035056 A JP 61035056A JP 3505686 A JP3505686 A JP 3505686A JP S62194737 A JPS62194737 A JP S62194737A
- Authority
- JP
- Japan
- Prior art keywords
- logic signal
- signal input
- transistor
- input
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000005669 field effect Effects 0.000 claims abstract description 15
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路などで使用される論理回路に
関する。
関する。
第３図は従来の半導体集積回路に用いられているＣＭＯ
５回路（相補型絶縁ゲート型電界効果トランジスタ回路
）で構成したＮＯＲ回路である。エンハンスメント型Ｐ
チャネルＭＯ３−ＦＥＴ ２個、Ｎチャネル型ＭＯ９−
ＦＥＴ ２個から成っており、二つの論理信号入力Ａ、
Ｂに対して出力ノード１９にＮｏ）ｌ信号出力が得られ
る。第４図は従来の半導体集積回路に用いられているＣ
ＭＯ３回路（相補型絶縁ゲート型電界効果トランジスタ
回路）で構成したＮＡＮＯ回路である。エンハンスメン
ト型ＰチャネルＭＯ５−ＦＥＴ２個、Ｎチャネル型ＭＯ
３−ＦＥＴ ２個から成っており。
５回路（相補型絶縁ゲート型電界効果トランジスタ回路
）で構成したＮＯＲ回路である。エンハンスメント型Ｐ
チャネルＭＯ３−ＦＥＴ ２個、Ｎチャネル型ＭＯ９−
ＦＥＴ ２個から成っており、二つの論理信号入力Ａ、
Ｂに対して出力ノード１９にＮｏ）ｌ信号出力が得られ
る。第４図は従来の半導体集積回路に用いられているＣ
ＭＯ３回路（相補型絶縁ゲート型電界効果トランジスタ
回路）で構成したＮＡＮＯ回路である。エンハンスメン
ト型ＰチャネルＭＯ５−ＦＥＴ２個、Ｎチャネル型ＭＯ
３−ＦＥＴ ２個から成っており。
二つの論理信号入力Ａ、Ｂに対して出力ノード２４にＮ
ＡＮＤ信号出力が得られる。
ＡＮＤ信号出力が得られる。
しかし、従来技術では２本の入力信号線、出力信号線の
他に、電源線、接地線が必要であり、半導体集積回路中
で電源線、接地線を配線できない所では用いることがで
きなかった。
他に、電源線、接地線が必要であり、半導体集積回路中
で電源線、接地線を配線できない所では用いることがで
きなかった。
本発明は上記のような従来技術の欠点を除去し、電源線
、接地線を必要とせずにＯＲ回路、ＡＮＤ回路を実現し
、高密度の論理回路を実現することを目的としている。
、接地線を必要とせずにＯＲ回路、ＡＮＤ回路を実現し
、高密度の論理回路を実現することを目的としている。
本発明のＯＲ回路は、Ｐチャネル電界効果型の第２、第
３のトランジスタおよびＮチャネル電界効果型の第１．
第４のトランジスタを論理演算部に用い、上記各１−ラ
ンジスタのドレインを−っの出力ノードに接続し、第１
の論理信号入力を第１、第２のトランジスタのソースお
よび第１、第３のトランジスタのゲートに印加し、第２
の論理信号入力を第３、第４のトランジスタのソースお
よび第２、第４のトランジスタのゲートに印加する。
３のトランジスタおよびＮチャネル電界効果型の第１．
第４のトランジスタを論理演算部に用い、上記各１−ラ
ンジスタのドレインを−っの出力ノードに接続し、第１
の論理信号入力を第１、第２のトランジスタのソースお
よび第１、第３のトランジスタのゲートに印加し、第２
の論理信号入力を第３、第４のトランジスタのソースお
よび第２、第４のトランジスタのゲートに印加する。
これによって二つのＯＲ演算出力が得られるような動作
が行われる。
が行われる。
本発明のＡＮＤ回路は、Ｐチャネル電界効果型の第１、
第４のトランジスタおよびＮチャネル電界効果型の第２
、第３のトランジスタを論理演算部に用い、上記各トラ
ンジスタのドレインを出力ノードに接続し、第１の論理
信号入力を第１、第２のトランジスタのソースおよび第
１．第３のトランジスタのゲートに印加し、第２の論理
信号入力を第３．第４のトランジスタのソースおよび第
２、第４のトランジスタのゲートに印加する。これによ
って二つのＡＮＤ演算出力が得られるような動作が行わ
れる。
第４のトランジスタおよびＮチャネル電界効果型の第２
、第３のトランジスタを論理演算部に用い、上記各トラ
ンジスタのドレインを出力ノードに接続し、第１の論理
信号入力を第１、第２のトランジスタのソースおよび第
１．第３のトランジスタのゲートに印加し、第２の論理
信号入力を第３．第４のトランジスタのソースおよび第
２、第４のトランジスタのゲートに印加する。これによ
って二つのＡＮＤ演算出力が得られるような動作が行わ
れる。
本発明の論理回路によれば、電源線、接地線を必要とせ
ず、電源線、接地線を配線できないところでも論理回路
を構成することができる。さらに、電源線、設置線の為
の配線スペースや、電源線、設置線とのコンタクトホー
ルのスペースが不要となり、半導体集積回路の密度を高
くでき、その人き、さを小さくすることができる。
ず、電源線、接地線を配線できないところでも論理回路
を構成することができる。さらに、電源線、設置線の為
の配線スペースや、電源線、設置線とのコンタクトホー
ルのスペースが不要となり、半導体集積回路の密度を高
くでき、その人き、さを小さくすることができる。
以下に１３４面を参照して本発明の実施例を詳細に説明
する。
する。
第１図は、例えばＣＭＯ３集積回路に設けられたＣＭＯ
５−Ｆ：ＥＴからなるＯＲ回路を示している。すなわち
、１および４はエンハンスメン１〜型Ｎチヤネルトラン
ジスタ、２および３はエンハンスメント型Ｐチャネルト
ランジスタである。上記トランジスタ１のソースは論理
信号入力Ａが入力する入力ノード５に接続され、そのゲ
ートは論理信号入力Ａが入力する入力ノード５に接続さ
れ、そのドレインは出力ツードアに接続されている。ま
た、トランジスタ２のソースは論理信号入力Ａが入力ノ
ード５に接続され、そのゲートは論理信号入力Ｂが入力
する入力ツードロに接続され、そのドレインは出力ツー
ドアに接続されている。また、トランジスタ３のソース
は論理信号入力Ｂが入力する入力ツードロに接続され、
そのゲートは論理信号入力Ａが入力ノード５に接続され
、そのドレインは出力ツードアに接続されている。また
、トランジスタ４のソースは論理信号入力Ｂが入力する
入力ツードロに接続され、そのグー１へは論理信号入力
Ｂが入力する入力ツートロに接続され、そのドレインは
出力ツードアに接続されている。
５−Ｆ：ＥＴからなるＯＲ回路を示している。すなわち
、１および４はエンハンスメン１〜型Ｎチヤネルトラン
ジスタ、２および３はエンハンスメント型Ｐチャネルト
ランジスタである。上記トランジスタ１のソースは論理
信号入力Ａが入力する入力ノード５に接続され、そのゲ
ートは論理信号入力Ａが入力する入力ノード５に接続さ
れ、そのドレインは出力ツードアに接続されている。ま
た、トランジスタ２のソースは論理信号入力Ａが入力ノ
ード５に接続され、そのゲートは論理信号入力Ｂが入力
する入力ツードロに接続され、そのドレインは出力ツー
ドアに接続されている。また、トランジスタ３のソース
は論理信号入力Ｂが入力する入力ツードロに接続され、
そのゲートは論理信号入力Ａが入力ノード５に接続され
、そのドレインは出力ツードアに接続されている。また
、トランジスタ４のソースは論理信号入力Ｂが入力する
入力ツードロに接続され、そのグー１へは論理信号入力
Ｂが入力する入力ツートロに接続され、そのドレインは
出力ツードアに接続されている。
次に上記構成における動作を説明する。ここで入力Ａ、
Ｂの論理レベルの高電位側を“ｉ １ ｕ、低電位側を
０″で表すとする。今、入力Ａ ＝＝ １１０１１Ｂ＝
’″０”の時には、Ｎチャネルトランジスタ１はゲート
電位がパ０”であるのでオフになり、Ｐチャネルトラン
ジスタ２はゲート電位が“Ｏｎであるのでオンになり、
Ｐチャネルトランジスタ３はゲート電位が０″であるの
でオンになり、Ｎチャネルトランジスタ４はゲート電位
が′ｔ Ｏ”であるのでオフになる。すなわち、トラン
ジスタ１゜４がオフ、２，３がオンになり出力ツードア
は１１０″ルベルになる。また、入力Ａ＝”１”、Ｂ＝
“Ｏ”の時には、Ｎチャネルトランジスタ１はゲート電
位が“１”であるのでオンになり、Ｐチャネルトランジ
スタ２はゲート電位が“０”であるのでオンになり、Ｐ
チャネルトランジスタ３はゲート電位が１１１”である
のでオフになり、Ｎチャネルトランジスタ４はゲート電
位が“０″であるのでオフになる。すなわち、トランジ
スタ３゜４がオフ、１，２がオンになり出力ツードアは
１”レベルになる。また、入力Ａ＝”Ｏ”、Ｂ＝″１１
”の時には、Ｎチャネルトランジスタ１はゲート電位が
′０”であるのでオフになり、Ｐチャネルトランジスタ
２はゲート電位が１”であるのでオフになり、Ｐチャネ
ル１−ランジスタ３はゲート電位が″０″であるのでオ
ンになり、Ｎチャネルトランジスタ４はゲート電位が“
１″′であるのでオンになる。すなわち、トランジスタ
１゜２がオフ、３，４がオンになり出力ツードアは“１
”レベルになる。また、入力Ａ＝”１”、Ｂ＝“１”の
時には、Ｎチャネルトランジスタ１はゲート電位が“１
”であるのでオンになり、Ｐチャネルトランジスタ２は
ゲート電位が′″１″であるのでオフになり、Ｐチャネ
ルトランジスタ３はグー１−電位が１１１１ｊであるの
でオフになり、Ｎチャネルトランジスタ４はゲート電位
が“１″′であるのでオンになる。すなわち、トランジ
スタ２゜３がオフ、１．４がオンになり出力ツードアは
“１”レベルになる。
Ｂの論理レベルの高電位側を“ｉ １ ｕ、低電位側を
０″で表すとする。今、入力Ａ ＝＝ １１０１１Ｂ＝
’″０”の時には、Ｎチャネルトランジスタ１はゲート
電位がパ０”であるのでオフになり、Ｐチャネルトラン
ジスタ２はゲート電位が“Ｏｎであるのでオンになり、
Ｐチャネルトランジスタ３はゲート電位が０″であるの
でオンになり、Ｎチャネルトランジスタ４はゲート電位
が′ｔ Ｏ”であるのでオフになる。すなわち、トラン
ジスタ１゜４がオフ、２，３がオンになり出力ツードア
は１１０″ルベルになる。また、入力Ａ＝”１”、Ｂ＝
“Ｏ”の時には、Ｎチャネルトランジスタ１はゲート電
位が“１”であるのでオンになり、Ｐチャネルトランジ
スタ２はゲート電位が“０”であるのでオンになり、Ｐ
チャネルトランジスタ３はゲート電位が１１１”である
のでオフになり、Ｎチャネルトランジスタ４はゲート電
位が“０″であるのでオフになる。すなわち、トランジ
スタ３゜４がオフ、１，２がオンになり出力ツードアは
１”レベルになる。また、入力Ａ＝”Ｏ”、Ｂ＝″１１
”の時には、Ｎチャネルトランジスタ１はゲート電位が
′０”であるのでオフになり、Ｐチャネルトランジスタ
２はゲート電位が１”であるのでオフになり、Ｐチャネ
ル１−ランジスタ３はゲート電位が″０″であるのでオ
ンになり、Ｎチャネルトランジスタ４はゲート電位が“
１″′であるのでオンになる。すなわち、トランジスタ
１゜２がオフ、３，４がオンになり出力ツードアは“１
”レベルになる。また、入力Ａ＝”１”、Ｂ＝“１”の
時には、Ｎチャネルトランジスタ１はゲート電位が“１
”であるのでオンになり、Ｐチャネルトランジスタ２は
ゲート電位が′″１″であるのでオフになり、Ｐチャネ
ルトランジスタ３はグー１−電位が１１１１ｊであるの
でオフになり、Ｎチャネルトランジスタ４はゲート電位
が“１″′であるのでオンになる。すなわち、トランジ
スタ２゜３がオフ、１．４がオンになり出力ツードアは
“１”レベルになる。
上述したように入力Ａ、Ｂの論理レベルが“０″“ＯＩ
Ｉの時のみ出力ノードは“′０″レベルとなり、出力ノ
ードにはＯＲ信号出力が得られる。
Ｉの時のみ出力ノードは“′０″レベルとなり、出力ノ
ードにはＯＲ信号出力が得られる。
第２図は１例えばＣＭＯ３集積回路に設けられた儲０５
−ＦＥＴからなるＡＮＤ回路を示している。すなわち、
８および１１はエンハンスメント型Ｐチャネルトランジ
スタ、９および１０はエンハンスメント型Ｎチャネルト
ランジスタである。上記トランジスタ８のソースは論理
信号入力Ａが入力する入力ノード１２に接続され、その
ゲートは論理信号入力Ａが入力する入力ノード１２に接
続され、そのドレインは出力ノード１４に接続されてい
る。また、トランジスタ９のソースは論理信号入力Ａが
入力する入力ノード１２に接続され、そのゲートは論理
信号入力Ｂが入力する入力ノード１３に接続され、その
ドレインは出力ノード１４に接続されている。また。
−ＦＥＴからなるＡＮＤ回路を示している。すなわち、
８および１１はエンハンスメント型Ｐチャネルトランジ
スタ、９および１０はエンハンスメント型Ｎチャネルト
ランジスタである。上記トランジスタ８のソースは論理
信号入力Ａが入力する入力ノード１２に接続され、その
ゲートは論理信号入力Ａが入力する入力ノード１２に接
続され、そのドレインは出力ノード１４に接続されてい
る。また、トランジスタ９のソースは論理信号入力Ａが
入力する入力ノード１２に接続され、そのゲートは論理
信号入力Ｂが入力する入力ノード１３に接続され、その
ドレインは出力ノード１４に接続されている。また。
トランジスタ１０のソースは論理信号入力Ｂが入力する
入力ノード１３に接続され、そのゲートは論理信号入力
Ａが入力する入力ノード１２に接続され、そのドレイン
は出力ノード１４に接続されている。
入力ノード１３に接続され、そのゲートは論理信号入力
Ａが入力する入力ノード１２に接続され、そのドレイン
は出力ノード１４に接続されている。
また、トランジスタ１１のソースは論理信号入力Ｂが入
力する入力ノード１３に接続され、そのゲートは論理信
号入力Ｂが入力する入力ノード１３に接続され、そのド
レインは出力ノード１４に接続されている。
力する入力ノード１３に接続され、そのゲートは論理信
号入力Ｂが入力する入力ノード１３に接続され、そのド
レインは出力ノード１４に接続されている。
次に上記構成における動作を説明する。今、入力Ａ＝“
Ｏ″′、Ｂ＝“０”の時には、Ｐチャネルトランジスタ
８はゲート電位が１′０”であるのでオンになり、Ｎチ
ャネルトランジスタ９はゲート電位が“Ｏ”であるので
オフになり、Ｎチャネルトランジスタ１０はゲート電位
が“０”であるのでオフになり、Ｐチャネルトランジス
タＵはゲート電位が“０”であるのでオンになる。すな
わち、トランジスタ８．１１がオン、９．１０がオフに
なり出力ノード１４は″０”レベルになる。また、入力
Ａ＝１１”、Ｂ＝“０”の時には、Ｐチャネルトランジ
スタ８はゲート電位が１”であるのでオフになり、Ｎチ
ャネルトランジスタ９はゲート電位が“０”、であるの
でオフになり、Ｎチャネルトランジスタ１０はゲート電
位が（１１ＩＩであるのでオンになり、Ｐチャネルトラ
ンジスタ１１はゲート電位が０”であるのでオンになる
。すなわち、トランジスタ１０．１１がオン、８．９が
オフになり出カノード１４は１′ＯＩ＋レベルになる。
Ｏ″′、Ｂ＝“０”の時には、Ｐチャネルトランジスタ
８はゲート電位が１′０”であるのでオンになり、Ｎチ
ャネルトランジスタ９はゲート電位が“Ｏ”であるので
オフになり、Ｎチャネルトランジスタ１０はゲート電位
が“０”であるのでオフになり、Ｐチャネルトランジス
タＵはゲート電位が“０”であるのでオンになる。すな
わち、トランジスタ８．１１がオン、９．１０がオフに
なり出力ノード１４は″０”レベルになる。また、入力
Ａ＝１１”、Ｂ＝“０”の時には、Ｐチャネルトランジ
スタ８はゲート電位が１”であるのでオフになり、Ｎチ
ャネルトランジスタ９はゲート電位が“０”、であるの
でオフになり、Ｎチャネルトランジスタ１０はゲート電
位が（１１ＩＩであるのでオンになり、Ｐチャネルトラ
ンジスタ１１はゲート電位が０”であるのでオンになる
。すなわち、トランジスタ１０．１１がオン、８．９が
オフになり出カノード１４は１′ＯＩ＋レベルになる。
また、入力Ａ＝“Ｏ”、Ｂ＝”１”の時には、Ｐチャネ
ルトランジスタ８はゲート電位が１１０１１であるので
オンになり、Ｎチャネルトランジスタ９はグー１−電位
が“１”であるのでオンになり、Ｎチャネルトランジス
タｌＯはゲート電位が０”であるのでオフになり、Ｐチ
ャネルトランジスタ１１はゲート電位が“１′″である
のでオフになる。すなわち、トランジスタ８，９がオン
、１０．１１がオフになり出力ノード１４は１１０”レ
ベルになる。また、入力Ａ＝“１”、Ｂ＝１″１″の時
には、Ｐチャネルトランジスタ８はゲート電位がＩｔ
Ｉ ＩＩであるのでオフになり、Ｎチャネルトランジス
タ９はゲート電位が１１１ Ｉｔであるのでオンになり
、Ｎチャネルトランジスタ１０はゲート電位が′１″で
あるのでオンになり、Ｐチャネルトランジスタ１１はゲ
ート電位が１１１”であるのでオフになる。すなわち、
トランジスタ９，１０がオン、８，１１がオフになり出
力ノード１４は“１”レベルになる。
ルトランジスタ８はゲート電位が１１０１１であるので
オンになり、Ｎチャネルトランジスタ９はグー１−電位
が“１”であるのでオンになり、Ｎチャネルトランジス
タｌＯはゲート電位が０”であるのでオフになり、Ｐチ
ャネルトランジスタ１１はゲート電位が“１′″である
のでオフになる。すなわち、トランジスタ８，９がオン
、１０．１１がオフになり出力ノード１４は１１０”レ
ベルになる。また、入力Ａ＝“１”、Ｂ＝１″１″の時
には、Ｐチャネルトランジスタ８はゲート電位がＩｔ
Ｉ ＩＩであるのでオフになり、Ｎチャネルトランジス
タ９はゲート電位が１１１ Ｉｔであるのでオンになり
、Ｎチャネルトランジスタ１０はゲート電位が′１″で
あるのでオンになり、Ｐチャネルトランジスタ１１はゲ
ート電位が１１１”であるのでオフになる。すなわち、
トランジスタ９，１０がオン、８，１１がオフになり出
力ノード１４は“１”レベルになる。
上述したように入力Ａ、Ｈの論理レベルがｔ １ ｎ
。
。
ＲＩ ＩＩの時のみ出力ノードは゛１″ルベルとなり、
出力ノードにはＡＮＤ信号出力が得られる。
出力ノードにはＡＮＤ信号出力が得られる。
上記構成の論理回路によれば、電源線、接地線を必要と
しない、またこれらを組合せて所望の論理を得ることが
できることは言までもない。
しない、またこれらを組合せて所望の論理を得ることが
できることは言までもない。
第１図は本発明に係るＯＲ回路の一実施例を示す回路図
、第２図は本発明に係るＡＮＤ回路の一実施例を示す回
路図、第３図は従来のＮＯＲ回路を示す回路図、第４図
は従来のＮＡＮＤ回路を示す回路図である。 １、訃・・第１のトランジスタ ２．９・・・第２のトランジスタ ３．１０・・・第３のトランジスタ ４．１１・・・第４のトランジスタ ７．１４・・・出力ノード Ａ・・・第１の論理信号入力 Ｂ・・・第２の論理信号入力 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 第 ２ 図 第３図 ′Ｗ、４図
、第２図は本発明に係るＡＮＤ回路の一実施例を示す回
路図、第３図は従来のＮＯＲ回路を示す回路図、第４図
は従来のＮＡＮＤ回路を示す回路図である。 １、訃・・第１のトランジスタ ２．９・・・第２のトランジスタ ３．１０・・・第３のトランジスタ ４．１１・・・第４のトランジスタ ７．１４・・・出力ノード Ａ・・・第１の論理信号入力 Ｂ・・・第２の論理信号入力 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 第 ２ 図 第３図 ′Ｗ、４図
Claims (1)
- 【特許請求の範囲】 １）ドレインが出力ノードに接続され、ソースが第１の
論理信号入力ノードに接続され、ゲートに第１の論理信
号入力が印加されるＮチャネル電界効果型の第１のトラ
ンジスタと、ドレインが出力ノードに接続され、ソース
が第１の論理信号入力ノードに接続され、ゲートに第２
の論理信号入力が印加されるＰチャネル電界効果型の第
２のトランジスタと、ドレインが出力ノードに接続され
、ソースが第２の論理信号入力ノードに接続され、ゲー
トに第１の論理信号入力が印加されるＰチャネル電界効
果型の第３のトランジスタと、ドレインが出力ノードに
接続され、ソースが第２の論理信号入力ノードに接続さ
れ、ゲートに第２の論理信号入力が印加されるＮチャネ
ル電界効果型の第４のトランジスタから成ることを特徴
とする論理回路を含む半導体集積回路 ２）ドレインが出力ノードに接続され、ソースが第１の
論理信号入力ノードに接続され、ゲートに第１の論理信
号入力が印加されるＰチャネル電界効果型の第１のトラ
ンジスタと、ドレインが出力ノードに接続され、ソース
が第１の論理信号入力ノードに接続され、ゲートに第２
の論理信号入力が印加されるＮチャネル電界効果型の第
２のトランジスタと、ドレインが出力ノードに接続され
、ソースが第２の論理信号入力ノードに接続され、ゲー
トに第１の論理信号入力が印加されるＮチャネル電界効
果型の第３のトランジスタと、ドレインが出力ノードに
接続され、ソースが第２の論理信号入力ノードに接続さ
れ、ゲートに第２の論理信号入力が印加されるＰチャネ
ル電界効果型の第４のトランジスタから成ることを特徴
とする論理回路を含む半導体集積回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035056A JPS62194737A (ja) | 1986-02-21 | 1986-02-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035056A JPS62194737A (ja) | 1986-02-21 | 1986-02-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62194737A true JPS62194737A (ja) | 1987-08-27 |
Family
ID=12431375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035056A Pending JPS62194737A (ja) | 1986-02-21 | 1986-02-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62194737A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145719A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | ３値出力回路 |
-
1986
- 1986-02-21 JP JP61035056A patent/JPS62194737A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04145719A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | ３値出力回路 |
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