JPS6135628A - Ｃｍｏｓ２値４値変換回路 - Google Patents
Ｃｍｏｓ２値４値変換回路Info
- Publication number
- JPS6135628A JPS6135628A JP15654484A JP15654484A JPS6135628A JP S6135628 A JPS6135628 A JP S6135628A JP 15654484 A JP15654484 A JP 15654484A JP 15654484 A JP15654484 A JP 15654484A JP S6135628 A JPS6135628 A JP S6135628A
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- Japan
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- terminal
- gate
- binary
- output
- input
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯＳ論理集積回路に関し、特ｒ／ｃ２値論
理信号を４値論理信号に変換するＣＭＯＳ ２値４値変
換回路に関する。
理信号を４値論理信号に変換するＣＭＯＳ ２値４値変
換回路に関する。
半導体論理集積回路においては集積度が増すにつれてそ
の配線に要する面積のチップに占める割合は増加する。
の配線に要する面積のチップに占める割合は増加する。
従来よりこの配線領域を減らす手段として多層配線技術
が開発され実用化されていることは周知である。しかし
このような多層配線によっても配線ネット数は依然増加
する。これに対してチップ内の信号の伝送を４値で行う
ことにより配線数を１／２に減少する方式が提案されて
いる。
が開発され実用化されていることは周知である。しかし
このような多層配線によっても配線ネット数は依然増加
する。これに対してチップ内の信号の伝送を４値で行う
ことにより配線数を１／２に減少する方式が提案されて
いる。
本発明は、ＣＭＯＳ論理集積回路においてかかるチップ
内４値信号伝送方式を実現するための回路の１つである
、２値論理信号を４値信号に変換する２値４値変換回路
を提供することを目的とするものである。
内４値信号伝送方式を実現するための回路の１つである
、２値論理信号を４値信号に変換する２値４値変換回路
を提供することを目的とするものである。
本発明は、ＣＭＯＳ論理回路において、Ｐチャネルエン
ハンスメントＭＯＳトランジスタのケート以外の一端子
とＮチャネルエン６フ１フフ６互に接続して出力端子と
し、該ＰチャネルＭＯ８トランジスタのゲートと該Ｎチ
ャネルＭＯＳトランジスタのゲートとを相互に接続して
入力端子−とし、さらに該ＰチャネルＭＯＳトランジス
タの残りの一端子と該ＮチャネルＭＯＳトランジスタの
残りの一端子とを入力端子とする回路を出力段に具備し
、２つの２値論理信号を入力信号として該出力端子に１
つの４値論理信号を出力する２値４値変換回路であって
、集積回路チップ内における４値信号伝送方式による配
線領域の減少を実現するものである。 。
ハンスメントＭＯＳトランジスタのケート以外の一端子
とＮチャネルエン６フ１フフ６互に接続して出力端子と
し、該ＰチャネルＭＯ８トランジスタのゲートと該Ｎチ
ャネルＭＯＳトランジスタのゲートとを相互に接続して
入力端子−とし、さらに該ＰチャネルＭＯＳトランジス
タの残りの一端子と該ＮチャネルＭＯＳトランジスタの
残りの一端子とを入力端子とする回路を出力段に具備し
、２つの２値論理信号を入力信号として該出力端子に１
つの４値論理信号を出力する２値４値変換回路であって
、集積回路チップ内における４値信号伝送方式による配
線領域の減少を実現するものである。 。
以下１本発明を図面を参照しながら実施例について説明
する。
する。
図面は本発明の一実施例を示す回路図である。
ＰチャネルエンハンスメントＭＯＳトランジスタ１０の
ゲート以外の端子５とＮチャネルエンハンスメント、Ｍ
ＯＳ トランジスタ１１のゲート以外の端子７とを相互
竪接続して出力端子Ｏとする。入力端子Ａ及びＢには接
地電位及び電源電圧を論理振幅とする任意の２値信号が
入力され、ＵＰチャネルＭＯＳトランジスタのゲート以
外の端子６には入力端子Ａ及び入力端子ＢＩＣ入力され
た２値信号の論理積をとった２値信号が印加され、該Ｎ
チャネルＭＯＳトランジスタのゲート以外の端子９には
入力端子Ａ及び入力端子Ｂに入力された２値信号の論理
和をとった２値信号が印加される。また該ＰチャネルＭ
ＯＳトランジスタのゲート端子４と該ＮチャネルＭＯＳ
トランジスタのゲート端子８とを相互に接続して入力端
子ＢＩＣ入力された２値信号の否定論理をとった２値信
号を印加する。
ゲート以外の端子５とＮチャネルエンハンスメント、Ｍ
ＯＳ トランジスタ１１のゲート以外の端子７とを相互
竪接続して出力端子Ｏとする。入力端子Ａ及びＢには接
地電位及び電源電圧を論理振幅とする任意の２値信号が
入力され、ＵＰチャネルＭＯＳトランジスタのゲート以
外の端子６には入力端子Ａ及び入力端子ＢＩＣ入力され
た２値信号の論理積をとった２値信号が印加され、該Ｎ
チャネルＭＯＳトランジスタのゲート以外の端子９には
入力端子Ａ及び入力端子Ｂに入力された２値信号の論理
和をとった２値信号が印加される。また該ＰチャネルＭ
ＯＳトランジスタのゲート端子４と該ＮチャネルＭＯＳ
トランジスタのゲート端子８とを相互に接続して入力端
子ＢＩＣ入力された２値信号の否定論理をとった２値信
号を印加する。
以上の構成をとることにより、入力端子Ａ及び入力端子
Ｂに入力された２つの２値信号が出力端子Ｏに１つの４
値信号として得られる。以下にさらに詳し〈実施例を用
いて本発明回路の動作について説明する。入力端子Ａ及
び入力端子Ｂに入力される２値信号は、接地電位（以下
ＧＮＤとする）及び電源電圧（以下ＶＤＤとする）を論
理振幅とする信号である。入力端子Ａ及び入力端子Ｂに
入力される２値信号の組み合せは第１表に示した（１）
。
Ｂに入力された２つの２値信号が出力端子Ｏに１つの４
値信号として得られる。以下にさらに詳し〈実施例を用
いて本発明回路の動作について説明する。入力端子Ａ及
び入力端子Ｂに入力される２値信号は、接地電位（以下
ＧＮＤとする）及び電源電圧（以下ＶＤＤとする）を論
理振幅とする信号である。入力端子Ａ及び入力端子Ｂに
入力される２値信号の組み合せは第１表に示した（１）
。
（２） 、 （３） 、 （４）の４通りである。
第１表
以下、４通りの組み合せの各場合について説明する。
（１）、入力端子Ａｒｃ ＧＮＤ 、入力端子ＢＶｃＧ
ＮＤを印加した場合。
ＮＤを印加した場合。
ＣＭＯＳインバータ３の出力即ちＮＭＯＳトランジスタ
１１のゲート端子８がＶＤＤとなりかつＣＭＯＳＯＲゲ
ート２の出力即ちＮＭＯ８トランジスタの端子９がＧＮ
ＤとなるためＮチャネルＭＯ８ｊランジスタは導通状態
となる。一方ＣＭＯＳＡＮＤゲート（以下ＡＮＤ素子と
いう）１の出力、即ちＰＭＯＳトランジスタの端子６が
ＧＮＤとなシかつＰＭＯ８トランジスタのゲート端子４
がＶＤＤとなっているのでＰＭＯＳトランジスタは非導
通状態となる。従って、出力端子ＯはＮＭＯＳトランジ
スタの導通状態によりＧＮＤとなる。
１１のゲート端子８がＶＤＤとなりかつＣＭＯＳＯＲゲ
ート２の出力即ちＮＭＯ８トランジスタの端子９がＧＮ
ＤとなるためＮチャネルＭＯ８ｊランジスタは導通状態
となる。一方ＣＭＯＳＡＮＤゲート（以下ＡＮＤ素子と
いう）１の出力、即ちＰＭＯＳトランジスタの端子６が
ＧＮＤとなシかつＰＭＯ８トランジスタのゲート端子４
がＶＤＤとなっているのでＰＭＯＳトランジスタは非導
通状態となる。従って、出力端子ＯはＮＭＯＳトランジ
スタの導通状態によりＧＮＤとなる。
（２）、入力端子ＡＩＣＧＮＤ、入力端子１３１ｃＶｏ
ｎを印加した場合。
ｎを印加した場合。
ＣＭＯＳインバータ３の出力がＧＮＤとなりかつＣＭＯ
ＳＯＲゲート２の出力がｖＤＤとなるためＮＭＯ８トラ
ンジスタ１１は非導通状態となる。
ＳＯＲゲート２の出力がｖＤＤとなるためＮＭＯ８トラ
ンジスタ１１は非導通状態となる。
一方ＣＭＯＳＡＮＤゲート１の出力がＧＮＤとなシかつ
ＰＭＯ８トランジスタのゲート端子４がＧＮＤとなるた
め、ＰＭＯＳトランジスタの端子５は（Ｉ ｖｔｐ ｌ
＋αＦ）の電位になり安定し出力端子０もこの電位とな
る。ここにＶＴＰはＰチャネルＭＯＳトランジスタのし
きい値電圧、α２はＰチャネルＭＯＳトランジスタの基
板効果を表わす。
ＰＭＯ８トランジスタのゲート端子４がＧＮＤとなるた
め、ＰＭＯＳトランジスタの端子５は（Ｉ ｖｔｐ ｌ
＋αＦ）の電位になり安定し出力端子０もこの電位とな
る。ここにＶＴＰはＰチャネルＭＯＳトランジスタのし
きい値電圧、α２はＰチャネルＭＯＳトランジスタの基
板効果を表わす。
（３）、入力端子Ａ Ｋ Ｖａｎ 、入力端子ＢＫＧＮ
Ｄを印加した場合。
Ｄを印加した場合。
（１）の場合と同じ＜ ＰＭＯＳトランジスタは非導通
状態となる。一方ＣＭＯＳＯＲゲート２の出力即ちＮＭ
Ｏ８ＩＩの端子９がＶｎｎとなりかツＮＭＯＳトランジ
スタ１１のゲート端子８がｖＤＤとなっているためＮＭ
ＯＳトランジスタ１１の端子７は（ＶＤＤ （ＶＴＮ
＋αＮ））１７）電位にな’）で安定シ、出力端子０も
この電位となる。ここでＶｔにはＮチャネルＭＯＳトラ
ンジスタのしきい値電圧、αにはＮチャネルＭＯＳトラ
ンジスタの基板効果を表わす。
状態となる。一方ＣＭＯＳＯＲゲート２の出力即ちＮＭ
Ｏ８ＩＩの端子９がＶｎｎとなりかツＮＭＯＳトランジ
スタ１１のゲート端子８がｖＤＤとなっているためＮＭ
ＯＳトランジスタ１１の端子７は（ＶＤＤ （ＶＴＮ
＋αＮ））１７）電位にな’）で安定シ、出力端子０も
この電位となる。ここでＶｔにはＮチャネルＭＯＳトラ
ンジスタのしきい値電圧、αにはＮチャネルＭＯＳトラ
ンジスタの基板効果を表わす。
（４）、入力端子Ａ ’／ＣＶＤＤ 、入力端子ＢＫＶ
ＤＤを印加した場合。
ＤＤを印加した場合。
（２）の場合と同じ＜ ＮＭＯＳトランジスタは非導通
状態となる。一方ＣＭＯＳＡＮＤゲート１の出力即ちＰ
ＭＯＳトランジスタ１０の端子６がｖＤＤでかつＰＭＯ
Ｓトランジスタのゲート端子４がＧＮＤとなるためＰＭ
ＯＳトランジスタは導通状態となり、出力端子０ＶｃＩ
Ｉ′１ｖＤＤが現われる。
状態となる。一方ＣＭＯＳＡＮＤゲート１の出力即ちＰ
ＭＯＳトランジスタ１０の端子６がｖＤＤでかつＰＭＯ
Ｓトランジスタのゲート端子４がＧＮＤとなるためＰＭ
ＯＳトランジスタは導通状態となり、出力端子０ＶｃＩ
Ｉ′１ｖＤＤが現われる。
以上（１）〜（４）テ説明しタヨうに、Ｇ Ｎ Ｄ 、
ＶＤＤ （’）２値信号２つからＧ Ｎ Ｄ 、ｌ
Ｖｙｐ Ｉ＋αＰ。
ＶＤＤ （’）２値信号２つからＧ Ｎ Ｄ 、ｌ
Ｖｙｐ Ｉ＋αＰ。
（Ｖａｎ （Ｖｙｗ＋αＮ） ） 、 Ｖａｎという
４値の論理信号が本発明により得られることがわかる。
４値の論理信号が本発明により得られることがわかる。
本実施例では、ＡＮＤ素子、ＯＲ素子を用いて２値４値
変換回路を実現したのであるが、入力端子Ａ及び入力端
子Ｂに印加される２値信号と出力の４論理値の関係によ
り、別の論理演算を用いても実現できる。
変換回路を実現したのであるが、入力端子Ａ及び入力端
子Ｂに印加される２値信号と出力の４論理値の関係によ
り、別の論理演算を用いても実現できる。
本発明は以上説明したように、ＣＭＯＳ論理集積回路に
おいてＰＭＯ８トランジスタのゲート以外の一端子とＮ
ＭＯ８トランジスタのゲート以外の一端子とを相互に接
続して出力端子とし、該ＰＭＯ８トランジスタのゲート
端子と該ＮＭＯＳトランジスタのゲート端子を相互に接
続して入力端子とし、該ＰＭＯＳトランジスタの残りの
一端子と該ＮＭＯＳトランジスタの残りの一端子を入力
端子とし各入力端予知ふつの２値論理信号を論理演算し
て得られる信号を印加することによシ、２値４値変換回
路が実現でき２本の配線を１本に減少できるため、集積
回路における配線領域を大幅に減少させる効果がある。
おいてＰＭＯ８トランジスタのゲート以外の一端子とＮ
ＭＯ８トランジスタのゲート以外の一端子とを相互に接
続して出力端子とし、該ＰＭＯ８トランジスタのゲート
端子と該ＮＭＯＳトランジスタのゲート端子を相互に接
続して入力端子とし、該ＰＭＯＳトランジスタの残りの
一端子と該ＮＭＯＳトランジスタの残りの一端子を入力
端子とし各入力端予知ふつの２値論理信号を論理演算し
て得られる信号を印加することによシ、２値４値変換回
路が実現でき２本の配線を１本に減少できるため、集積
回路における配線領域を大幅に減少させる効果がある。
図面は本発明の一実施例を示す回路図である。
１・・・ＣＭＯＳＡＮＤゲート、
２・・・ＣＭＯＳＯＲゲート。
３・・・ＣＭＯＳインバータ、
４〜６・・・ＰＭＯＳトランジスタの端子、７〜９・・
・ＮＭＯＳトランジスタの端子、１０・・・ＰＭＯＳト
ランジスタ、 １１・・・ＮＭＯＳトランジスタ、 Ａ、Ｂ・・・入力端子、 ０・・・出力端子。
・ＮＭＯＳトランジスタの端子、１０・・・ＰＭＯＳト
ランジスタ、 １１・・・ＮＭＯＳトランジスタ、 Ａ、Ｂ・・・入力端子、 ０・・・出力端子。
Claims (1)
- ＣＭＯＳ論理集積回路において、Ｐチャネルエンハンス
メントＭＯＳトランジスタのゲート以外の一端子とＮチ
ャネルエンハンスメントＭＯＳトランジスタのゲート以
外の一端子とを相互に接続して出力端子とし、該Ｐチャ
ネルＭＯＳトランジスタのゲートと該ＮチャネルＭＯＳ
トランジスタのゲートとを相互に接続して入力端子とし
、該ＰチャネルＭＯＳトランジスタの残りの一端子と該
ＮチャネルＭＯＳトランジスタの残りの一端子とを入力
端子とする回路を出力段に具備し、２つの２値論理信号
を入力信号として１つの４値論理信号を出力することを
特徴とするＣＭＯＳ２値４値変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15654484A JPS6135628A (ja) | 1984-07-27 | 1984-07-27 | Ｃｍｏｓ２値４値変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15654484A JPS6135628A (ja) | 1984-07-27 | 1984-07-27 | Ｃｍｏｓ２値４値変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135628A true JPS6135628A (ja) | 1986-02-20 |
Family
ID=15630112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15654484A Pending JPS6135628A (ja) | 1984-07-27 | 1984-07-27 | Ｃｍｏｓ２値４値変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6388979A (ja) * | 1986-10-01 | 1988-04-20 | Pioneer Electronic Corp | ビデオデイスク記録再生装置 |
| JPH11126107A (ja) * | 1997-10-24 | 1999-05-11 | Omron Corp | 信号出力機器、信号入力機器および機器間の信号入出力システム |
-
1984
- 1984-07-27 JP JP15654484A patent/JPS6135628A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6388979A (ja) * | 1986-10-01 | 1988-04-20 | Pioneer Electronic Corp | ビデオデイスク記録再生装置 |
| JPH11126107A (ja) * | 1997-10-24 | 1999-05-11 | Omron Corp | 信号出力機器、信号入力機器および機器間の信号入出力システム |
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