JPS59117827A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
- Publication number
- JPS59117827A JPS59117827A JP23292782A JP23292782A JPS59117827A JP S59117827 A JPS59117827 A JP S59117827A JP 23292782 A JP23292782 A JP 23292782A JP 23292782 A JP23292782 A JP 23292782A JP S59117827 A JPS59117827 A JP S59117827A
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- JP
- Japan
- Prior art keywords
- transistor
- electrode
- exclusive
- output node
- input
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路などで使用される排他的論理
和回路に関する。
和回路に関する。
半導体集積回路で多数の排他的論理和回路を使用する乗
算回路などの占有面積を小さくするためには、排他的論
理和回路の使用トランジスタ数を減少することが必要で
ある。たとえばＣＭＯＳ−ＦＥＴ （相補型絶縁ｆ−）
型電界効果トランジスタ）によシ排他的論理和回路を構
成する場合、従来は１２素子〜８素子を使用している。
算回路などの占有面積を小さくするためには、排他的論
理和回路の使用トランジスタ数を減少することが必要で
ある。たとえばＣＭＯＳ−ＦＥＴ （相補型絶縁ｆ−）
型電界効果トランジスタ）によシ排他的論理和回路を構
成する場合、従来は１２素子〜８素子を使用している。
第１図は８素子を使用した０ＭＯ８型の排他的論理和回
路を示しておυ、それぞれエンハンスメント型のＰチャ
ンネルＭＯ８−ＦＥＴＪ 、 ２およびＮチャンネルＭ
ＯＳ−ＦＥＴ ３ 、４とそれぞれ２個のＭＯＳ−ＩＴ
からなる２個のＣＭＯＳインバータ５，６とからなｐｌ
２つの論理信号人力Ａ、Ｂに対して出力ツードアに排
他的論理和信号出力（ＡｅＢ）が得られる。
路を示しておυ、それぞれエンハンスメント型のＰチャ
ンネルＭＯ８−ＦＥＴＪ 、 ２およびＮチャンネルＭ
ＯＳ−ＦＥＴ ３ 、４とそれぞれ２個のＭＯＳ−ＩＴ
からなる２個のＣＭＯＳインバータ５，６とからなｐｌ
２つの論理信号人力Ａ、Ｂに対して出力ツードアに排
他的論理和信号出力（ＡｅＢ）が得られる。
しかし、半導体集積回路において多数の排他的論理和回
路を使用する乗算回路などの占有面積を小さくするため
には、排他的論理和回路の使用トランジスタ数をさらに
減少させる必要がある。
路を使用する乗算回路などの占有面積を小さくするため
には、排他的論理和回路の使用トランジスタ数をさらに
減少させる必要がある。
本発明は上記の事情に鑑みてなされたもので使用トラン
ジスタ数が少々く、集積回路チ、ｆ上の占有面積が小さ
く済む排他的論理和回路を提供するものである。
ジスタ数が少々く、集積回路チ、ｆ上の占有面積が小さ
く済む排他的論理和回路を提供するものである。
即ち、本発明の排他的論理和回路は、第１導電型の第１
１第２のトランジスタおよび第２導電型の第３．第４の
トランジスタを論理演算部に用い、上記各トランジスタ
の第１電極を出力ノードに接続し、第１の論理信号入力
を第１のトランジスタのｇ２を極および第２のトランジ
スタの制御電極に印加し、第２の論理信号入力を第２．
第４のトランジスタの第２電極および第１．第３のトラ
ンジスタの制御電極に印加し、前記第１論理信号入力の
反転信号を第３のトランジスタの第２電極および第４の
トランジスタの制御電極に印加するようにしてなる。こ
れによって、２つの入力の排他的論理和演算出力が得ら
れるような動作が行なわれる。
１第２のトランジスタおよび第２導電型の第３．第４の
トランジスタを論理演算部に用い、上記各トランジスタ
の第１電極を出力ノードに接続し、第１の論理信号入力
を第１のトランジスタのｇ２を極および第２のトランジ
スタの制御電極に印加し、第２の論理信号入力を第２．
第４のトランジスタの第２電極および第１．第３のトラ
ンジスタの制御電極に印加し、前記第１論理信号入力の
反転信号を第３のトランジスタの第２電極および第４の
トランジスタの制御電極に印加するようにしてなる。こ
れによって、２つの入力の排他的論理和演算出力が得ら
れるような動作が行なわれる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図はたとえばＣＭＯＳ集積回路に設けられたＣＭＯ
Ｓ−ＦＥＴからなる排他的論理和回路を示している。即
ち、１１および１２はエンハンスメント型Ｐチャンネル
トランジスタ會３およびノ４はエンハンスメント型Ｎチ
ャンネルトランジスタ、１５はＣＭＯＳインバータであ
る。上記トランジスタ１ノのソースは論理信号入力Ａが
入力する入力ノード１６に接続され、そのダートは論理
信号人力Ｂが入力する入力ノード１７に接続され、その
ト９レインは出力ノード１８に接続され工いる。また、
トランジスタ１２のソースは前記入力ノード１７に接続
され、そのｆ−）は前記人力ノード１６に接続され、そ
のドレイは前記出力ノード１８に接続されている。また
、トランジスタ１３のドレインは前記化カッ−）”Ｊ
８ニ接続され、そのソースには論理信号人力人をインバ
ータ１５により反転した信号Ｘが印加され、そのダート
は前記入力ノード１２に接続されている。また、トラン
ジスタ１４のドレインは前記出力ノード１８に接続され
、そのダートには前記反転した信号Ｘが印加され、その
ソースは前配入カノード１７に接続されている。
Ｓ−ＦＥＴからなる排他的論理和回路を示している。即
ち、１１および１２はエンハンスメント型Ｐチャンネル
トランジスタ會３およびノ４はエンハンスメント型Ｎチ
ャンネルトランジスタ、１５はＣＭＯＳインバータであ
る。上記トランジスタ１ノのソースは論理信号入力Ａが
入力する入力ノード１６に接続され、そのダートは論理
信号人力Ｂが入力する入力ノード１７に接続され、その
ト９レインは出力ノード１８に接続され工いる。また、
トランジスタ１２のソースは前記入力ノード１７に接続
され、そのｆ−）は前記人力ノード１６に接続され、そ
のドレイは前記出力ノード１８に接続されている。また
、トランジスタ１３のドレインは前記化カッ−）”Ｊ
８ニ接続され、そのソースには論理信号人力人をインバ
ータ１５により反転した信号Ｘが印加され、そのダート
は前記入力ノード１２に接続されている。また、トラン
ジスタ１４のドレインは前記出力ノード１８に接続され
、そのダートには前記反転した信号Ｘが印加され、その
ソースは前配入カノード１７に接続されている。
次に、上記構成における動作を説明する０ここで、入力
Ａ、Ｂの論理レベルの高電位側を１”、低電位側を′０
”で表わすものとし、インバータ１６はＶＤＤ電位（”
１”レベル）オよびｖｌｌｌＩ電位（″Ｏ′″レベル）
の電源間に接続されているものとする。いま、入力Ａ＝
″１”、Ｂ −”Ｏ”のときには、Ｐチャンネルトラン
ジスタＩノはダート電位がＩＯ”であるのでオンになり
、Ｐテヤンネルトランジヌタ１２けｒ−）電位が１″で
あるのでオフになり、Ｎチャンネルトランジスタ１３は
ダート電位が０”であるのでオフになシ、同様にＮチャ
ンネルトランジヌタＪ４はダート電位が０″であるので
オフになる。即ち、トランジスタ１１がオン、その他の
トランジスタ１２ｍ１３．１４がオフになるので、出力
ノード１８は１”レベルになる。
Ａ、Ｂの論理レベルの高電位側を１”、低電位側を′０
”で表わすものとし、インバータ１６はＶＤＤ電位（”
１”レベル）オよびｖｌｌｌＩ電位（″Ｏ′″レベル）
の電源間に接続されているものとする。いま、入力Ａ＝
″１”、Ｂ −”Ｏ”のときには、Ｐチャンネルトラン
ジスタＩノはダート電位がＩＯ”であるのでオンになり
、Ｐテヤンネルトランジヌタ１２けｒ−）電位が１″で
あるのでオフになり、Ｎチャンネルトランジスタ１３は
ダート電位が０”であるのでオフになシ、同様にＮチャ
ンネルトランジヌタＪ４はダート電位が０″であるので
オフになる。即ち、トランジスタ１１がオン、その他の
トランジスタ１２ｍ１３．１４がオフになるので、出力
ノード１８は１”レベルになる。
また、入力Ａ＝″０″、Ｂ−１″のときには、トランジ
スタ１１はｅ−）電位が”１”になるのでオフ、トラン
ジスタ１２はダート電位が０”になるのでオン、トラン
ジスタ１３はケ９−ト電位が１″になるのでオン、同様
にトランジスタ１４はｆ−）電位が１″になるのでオン
になる。即ち、トランジスタ１１がオフ、その他のトラ
ンジスタ１２．１３．１４がオンであり、出力ノード１
８は′１”レベルになる。
スタ１１はｅ−）電位が”１”になるのでオフ、トラン
ジスタ１２はダート電位が０”になるのでオン、トラン
ジスタ１３はケ９−ト電位が１″になるのでオン、同様
にトランジスタ１４はｆ−）電位が１″になるのでオン
になる。即ち、トランジスタ１１がオフ、その他のトラ
ンジスタ１２．１３．１４がオンであり、出力ノード１
８は′１”レベルになる。
１これに対して、入力Ａ−″１”、Ｂ＝″′１″のとき
には、トランジスタ１１はダート電位が１″になるので
オフ、同様にトランジスタＪ２もダート電位が１”にな
るのでオフ、トランジスタ１３はゲート電位が１”にな
るのでオン、トランジスタ１４はダート電位がｌ″０”
になるのでオフになる。即ち、トランジスタ１３がオン
、イの仙のトランジスタ１１．１２．１４が第２であり
、出力ノード１８９” Ｑ”レベルになる口また、入力
Ａ−″０”、Ｂ−０″のときには、トランジスタ１１は
ダート電位が０′″になるのでオン、同様にトラフジヌ
ク１２屯ダート電位が０”になるのでメン、トランジス
タ１３はダート電位が６０”になるのでオフ、トランジ
スタ１４はダート電位が１”になるのでオンになる。即
ち、トランジスタ１３がオフ、その他のトランジスタ１
１．１２．１４がオンであり、出力ノードは０”レベル
になる。
には、トランジスタ１１はダート電位が１″になるので
オフ、同様にトランジスタＪ２もダート電位が１”にな
るのでオフ、トランジスタ１３はゲート電位が１”にな
るのでオン、トランジスタ１４はダート電位がｌ″０”
になるのでオフになる。即ち、トランジスタ１３がオン
、イの仙のトランジスタ１１．１２．１４が第２であり
、出力ノード１８９” Ｑ”レベルになる口また、入力
Ａ−″０”、Ｂ−０″のときには、トランジスタ１１は
ダート電位が０′″になるのでオン、同様にトラフジヌ
ク１２屯ダート電位が０”になるのでメン、トランジス
タ１３はダート電位が６０”になるのでオフ、トランジ
スタ１４はダート電位が１”になるのでオンになる。即
ち、トランジスタ１３がオフ、その他のトランジスタ１
１．１２．１４がオンであり、出力ノードは０”レベル
になる。
上述したように、入力Ａ、Ｈの論理レベルが不一致のと
きのみ出力ノードは″′１″１″になり、出力ノードに
は排他的論理和信号出力（Ａ■Ｂ）が得られることにな
る。
きのみ出力ノードは″′１″１″になり、出力ノードに
は排他的論理和信号出力（Ａ■Ｂ）が得られることにな
る。
上記構成の排他的論理和回路によれば、使用トランジス
タ数は論理演算用の４個のトランジスタとＣＭＯＳイン
バータ用の２個のトランジスタとの計６個であり、従来
に比べて少なくなっている。したがって、集積回路チッ
プ上の占有面積が小さくなる。
タ数は論理演算用の４個のトランジスタとＣＭＯＳイン
バータ用の２個のトランジスタとの計６個であり、従来
に比べて少なくなっている。したがって、集積回路チッ
プ上の占有面積が小さくなる。
なお、上記実施例はＭＯＳ−ＦＥＴを使用したが、これ
に限らず接合型の電界効果トランジスタ（ＪｆｆＴ）を
使用してもよく、さらにはバイポーラトランジスタを使
用してもよい。この場合には、ＦＥＴのドレイン、ダー
ト、ソースにバイポーラトランジスタのコレクタ、ペー
ス、エミ、りを対応させればよい。
に限らず接合型の電界効果トランジスタ（ＪｆｆＴ）を
使用してもよく、さらにはバイポーラトランジスタを使
用してもよい。この場合には、ＦＥＴのドレイン、ダー
ト、ソースにバイポーラトランジスタのコレクタ、ペー
ス、エミ、りを対応させればよい。
即ち、本発明においては、第１導電型（ｐ、チャンネル
あるいはＰＮＰ ）の第１のトランジスタの第１電極（
ドレインあるいはコレクタ）を出力ノードに接続し、そ
の第２電極（ソースあるいはエミッタ）Ｋ第１論理信号
入力Ａを印加し、その制御電極（ゲートあるいはペース
）に第２論理信号人力Ｂを印加する。また、第１導電屋
の第２のトランジスタの第１電極を出力ノードに接続し
、その制御電極に第１論理信号人力Ａを印加し、その第
２電極に第２論理伊号入力Ｂを印加する。また、第２導
電型（ＮチャンネルあるいはＮＰＮ ）の第３のトラン
ジスタの第１電極を出力ノードに接続し、その制御電極
に第２論理信号人力Ｂを印加し、その第２電極に前記第
１論理信号入力の反転信号χを印加する。また、第２導
電型の第４のトランジスタの第１電極を出力ノードに接
続し、その制御電極に前記第１論理信号入力の反転信号
Ｘを印加し１、その第２電極に前記第２論理信号人力Ｂ
を印加する。
あるいはＰＮＰ ）の第１のトランジスタの第１電極（
ドレインあるいはコレクタ）を出力ノードに接続し、そ
の第２電極（ソースあるいはエミッタ）Ｋ第１論理信号
入力Ａを印加し、その制御電極（ゲートあるいはペース
）に第２論理信号人力Ｂを印加する。また、第１導電屋
の第２のトランジスタの第１電極を出力ノードに接続し
、その制御電極に第１論理信号人力Ａを印加し、その第
２電極に第２論理伊号入力Ｂを印加する。また、第２導
電型（ＮチャンネルあるいはＮＰＮ ）の第３のトラン
ジスタの第１電極を出力ノードに接続し、その制御電極
に第２論理信号人力Ｂを印加し、その第２電極に前記第
１論理信号入力の反転信号χを印加する。また、第２導
電型の第４のトランジスタの第１電極を出力ノードに接
続し、その制御電極に前記第１論理信号入力の反転信号
Ｘを印加し１、その第２電極に前記第２論理信号人力Ｂ
を印加する。
以」二の構成によって、使用素子数が少なく占有面積が
小さい排他的論理和回路を実現できる。
小さい排他的論理和回路を実現できる。
上述したように本発明の排他的論理和回路によれば、使
用トランジスタ数が少なく、集積回路チップ上の占有面
積が小さくて済み、乗算回路などに使用してその占有面
積を小さくすることができる利点がある。
用トランジスタ数が少なく、集積回路チップ上の占有面
積が小さくて済み、乗算回路などに使用してその占有面
積を小さくすることができる利点がある。
第１図は従来の排他的論理和回路を示す回路図、第２図
は本発明に係る排他的論理和回路の一実施例を示す回路
図である。 １１・・・第１のトランジスタ、１２・・・第２のトラ
ンジスタ、１３・・・第３のトランジスタ、１４・・・
第４のトランジスタ、１８・・・出力ノード、Ａ・・・
第１論理信号入方、Ｂ・・・第２論理信号入方。 出願人代理人 弁理士 鈴 江 弐 疋ｈＳ１図 第２ 図
は本発明に係る排他的論理和回路の一実施例を示す回路
図である。 １１・・・第１のトランジスタ、１２・・・第２のトラ
ンジスタ、１３・・・第３のトランジスタ、１４・・・
第４のトランジスタ、１８・・・出力ノード、Ａ・・・
第１論理信号入方、Ｂ・・・第２論理信号入方。 出願人代理人 弁理士 鈴 江 弐 疋ｈＳ１図 第２ 図
Claims (4)
- （１） 第１電極が出力ノードに接続され、第２電極
に第１倫理信号入力が印加され、制御電極に第２論理信
号入力が印加される第１導電型の第１のトランジスタと
、第１電極が前記出力ノードに接続され、第２電極に前
記第２論理信号入力が印加され、制御電極に前記第１論
理信号入力が印加される第１導電型の第２のトランジス
タと、第１電極が前記出力ノードに接続され。 第２電極に前記第１論理信号入力の反転信号が印加され
、制御電極に前記第２論理信号入力が印加される第２導
電型の第３のトランジスタと。 第１電極が前記出力ノードに接続され、第２電極に前記
第２論理信号入力が印加され、制御電極に前記第１論理
信号入力の反転信号が印加される第２導電型の第４のト
ランジスタとからなることを特徴とする排他的論理和回
路。 - （２） 前記各トランジスタは、絶縁ｒ−ト型電界効
果トランジスタであシ、前記第１電極はドレイン、第２
電極はソース、制御電極はダートであり、前記第１導電
型はＰチャンネル、第２導電型はＮチャンネルである前
記特許請求の範囲第１項記載の排他的論理和回路・ - （３）前記各トランジスタは、接合型電界効果トランジ
スタであることを特徴とする特許請求の範囲第１項記載
の排他的論理和回路。 - （４） 前記各トランジスタは、パイ？ーラトランノ
スタであり、前記第１電極はコレクタ、第２電極はエミ
ッタ、制御電極はペースであることを特徴とする前記特
許請求の範囲第１項記載の排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23292782A JPS59117827A (ja) | 1982-12-24 | 1982-12-24 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23292782A JPS59117827A (ja) | 1982-12-24 | 1982-12-24 | 排他的論理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117827A true JPS59117827A (ja) | 1984-07-07 |
Family
ID=16947016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23292782A Pending JPS59117827A (ja) | 1982-12-24 | 1982-12-24 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117827A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104222A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | グレイ・バイナリ変換回路 |
| JPS62111526A (ja) * | 1985-11-09 | 1987-05-22 | Mitsubishi Electric Corp | バイナリ・グレイ変換回路 |
-
1982
- 1982-12-24 JP JP23292782A patent/JPS59117827A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104222A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | グレイ・バイナリ変換回路 |
| JPS62111526A (ja) * | 1985-11-09 | 1987-05-22 | Mitsubishi Electric Corp | バイナリ・グレイ変換回路 |
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