JPS61216518A - トライ・ステ−ト回路 - Google Patents
トライ・ステ−ト回路Info
- Publication number
- JPS61216518A JPS61216518A JP60057820A JP5782085A JPS61216518A JP S61216518 A JPS61216518 A JP S61216518A JP 60057820 A JP60057820 A JP 60057820A JP 5782085 A JP5782085 A JP 5782085A JP S61216518 A JPS61216518 A JP S61216518A
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- JP
- Japan
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- misfet
- node
- conductivity type
- input
- channel
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に絶縁ｍ
□電界効果トランジスタ（以下ＭＩＳＦＥＴと林す
る〕によって構成され、出力を高インピーダンス状態に
する事ができるトライ・ステート回路に関するものモあ
る。
□電界効果トランジスタ（以下ＭＩＳＦＥＴと林す
る〕によって構成され、出力を高インピーダンス状態に
する事ができるトライ・ステート回路に関するものモあ
る。
従来、この種の出力を高インピーダンスにする事ができ
るトライ・ステート回路としては、第３図に示す様な２
ＮＡＮＤ及び２ＮＯＲｔ−用い、 ０ＭＯ８構成の出力
段のＰチャンネル及びＮチャンネルＭＩＳＦＥＴのそれ
ぞれのゲート入力を駆動する方式があり九。
るトライ・ステート回路としては、第３図に示す様な２
ＮＡＮＤ及び２ＮＯＲｔ−用い、 ０ＭＯ８構成の出力
段のＰチャンネル及びＮチャンネルＭＩＳＦＥＴのそれ
ぞれのゲート入力を駆動する方式があり九。
第３図において電源Ｖｃｃと地気の間にＰチャンネルＭ
Ｉ８ＰＥＴ２４．ＮチャンネルＭＩＳＦＥＴ２５゜２６
が直列に接続され、またＰチャンネルＭＩＳＦＥＴ２９
、３０とＮチャンネルＭＩＳＦＥＴ３２も直列に接続さ
れ、ＰチャンネルＭＩＳＦＥＴがＭＩＳＦＥＴ２４とま
たＮチャンネルＭＩＳＦＥＴ３１がＭＩＳＦＥＴ３２と
並列に接続されている。制御信号ＣＴはＰチャンネルＭ
ＩＳＦＥＴ２７ とＮチャンネルＭＩＳＦＥＴで構成
され、逆相信号ＣＴｔ出力するインバータを制御し、ま
たＭＩＳＦＥＴ２９．３１のゲートに接続されている。
Ｉ８ＰＥＴ２４．ＮチャンネルＭＩＳＦＥＴ２５゜２６
が直列に接続され、またＰチャンネルＭＩＳＦＥＴ２９
、３０とＮチャンネルＭＩＳＦＥＴ３２も直列に接続さ
れ、ＰチャンネルＭＩＳＦＥＴがＭＩＳＦＥＴ２４とま
たＮチャンネルＭＩＳＦＥＴ３１がＭＩＳＦＥＴ３２と
並列に接続されている。制御信号ＣＴはＰチャンネルＭ
ＩＳＦＥＴ２７ とＮチャンネルＭＩＳＦＥＴで構成
され、逆相信号ＣＴｔ出力するインバータを制御し、ま
たＭＩＳＦＥＴ２９．３１のゲートに接続されている。
逆相信号ＣＴはＭＩＳＦＥＴ２３．２６のゲート＋ζ僧
続され、入力信号Ｉ４はＭＩＳＦＥＴ２４．２５．３０
．３２に接続されている。ＰチャンネルＭ↓８ＦＥＴ３
４ とＮチャンネルＭＩ８ＦＥ’Ｉ’３３で出力段を
構成し、ＭＩＳＦＥＴ２４、２５の接続節点ん６がＭＩ
ＳＦＥＴ３４のゲートに、ＭＩＳＦＥＴ３０．３２の接
続節点Ｎ５がＭＩＳＦＥＴ３３のゲートに接続されてい
る。なお図において、Ｐが記されているＭＩＳＦＥＴは
ＰチャンネルＭＩＳＦＥＴを示し、他のものはＮチャン
ネルＭＩＳＦＥＴを示す。
続され、入力信号Ｉ４はＭＩＳＦＥＴ２４．２５．３０
．３２に接続されている。ＰチャンネルＭ↓８ＦＥＴ３
４ とＮチャンネルＭＩ８ＦＥ’Ｉ’３３で出力段を
構成し、ＭＩＳＦＥＴ２４、２５の接続節点ん６がＭＩ
ＳＦＥＴ３４のゲートに、ＭＩＳＦＥＴ３０．３２の接
続節点Ｎ５がＭＩＳＦＥＴ３３のゲートに接続されてい
る。なお図において、Ｐが記されているＭＩＳＦＥＴは
ＰチャンネルＭＩＳＦＥＴを示し、他のものはＮチャン
ネルＭＩＳＦＥＴを示す。
上述した従来のトライ・ステート回１６は第３図を見て
もわかるように、出力段のＰチャンネル、ＭＩＳＦＥＴ
３４．ＮチャンネルＭＩＳＦＥＴ３３のゲートをそれぞ
れＮＡＮＤ、ＮＯＲの出力で駆動するので、その構成ト
ランジスタ数が多いという欠点があった。又、出力段の
ＭＩＳＦＥＴ３３．３４は別々に駆動する為に、それぞ
れのＮＡＮＤ、ＮＯＲの各ＭＩ８Ｆ’ＥＴのｇｍの設定
の具合によってな、例えば％ＮＡＮＤ の出力が１ｍ
Ｈｊレベルから＠Ｌ＃レベルへ変化するのが、ＮＯＨ
の出力が同！に変化するよりも先に起きてしまい、出力
段１のＰチャ５イネル、ＭＩＳＦＥＴ３４とＮチャンネ
ルＭＩ８ＦＥ’！Ｉ３３のオ／状態の重なシカ臀起訃貫
導！流、−大きくして、消費電力を大きくして、しま、
うという欠点、がら１１ ト った。 。
もわかるように、出力段のＰチャンネル、ＭＩＳＦＥＴ
３４．ＮチャンネルＭＩＳＦＥＴ３３のゲートをそれぞ
れＮＡＮＤ、ＮＯＲの出力で駆動するので、その構成ト
ランジスタ数が多いという欠点があった。又、出力段の
ＭＩＳＦＥＴ３３．３４は別々に駆動する為に、それぞ
れのＮＡＮＤ、ＮＯＲの各ＭＩ８Ｆ’ＥＴのｇｍの設定
の具合によってな、例えば％ＮＡＮＤ の出力が１ｍ
Ｈｊレベルから＠Ｌ＃レベルへ変化するのが、ＮＯＨ
の出力が同！に変化するよりも先に起きてしまい、出力
段１のＰチャ５イネル、ＭＩＳＦＥＴ３４とＮチャンネ
ルＭＩ８ＦＥ’！Ｉ３３のオ／状態の重なシカ臀起訃貫
導！流、−大きくして、消費電力を大きくして、しま、
うという欠点、がら１１ ト った。 。
〔問題点を解決するための手段〕、。
本発明、は、少なくとも一つ、の入力信号Ｉ／ｌ−人力
し、第１の制御信号とこの第１．０制、！ｌａ信竺と逆
相のｌＥ２の制御信号の状態により出力信号を高インピ
ーダンス状態尽できるトライステ１−ト回路にセいて、
前記ＩＥＩの制御信号をそれぞ、、八が、ゲート人。
し、第１の制御信号とこの第１．０制、！ｌａ信竺と逆
相のｌＥ２の制御信号の状態により出力信号を高インピ
ーダンス状態尽できるトライステ１−ト回路にセいて、
前記ＩＥＩの制御信号をそれぞ、、八が、ゲート人。
力とする第１導電型のＩＩＩの絶縁型、電界効果トラン
ジスタ（以下ＭＩＳＦＥＴと、称、する）と前！！第１
、導電型とは逆導電型である第２導電型のｌＥ２のＭＩ
ＳＦＥＴと、前記第２の制御信号をそれぞれがゲート入
力とする前記第１導電塑の第３のＭＩＳＦＥＴと前記第
２導電型の第４のＭＩＳＦＥＴ、と、前記入力信号をそ
れぞれがゲート入力とする。前１記第１導電！＋７）第
５（Ｚ）ＭＩＳＦＥＴ ト前記ｆｉｉ１２導ｔｌｌＯａ
ｇ６のＭＩＳＦＥＴと、前記第１および第４のＭＩＳＦ
ＥＴそれぞれのドレインに接続するＩ！１０節点をゲー
トに接続する前記第２導電型のｌ！７のＭＩＳＦＥＴと
、前記第１および第４の１４Ｉ８ＦＥ’ｌ’、それぞれ
の □ソースに接続する第２の節点をゲートに接続する
前記算１導電型の第８のＭＩＳＦＥＴとを含み、前記第
２及びＷＥ７０ＭＩＳＦＥＴのソースを８ｉ！１の電源
に接続し、前記ＩＥ３及び第８のＭＩＳＦＥＴのソース
ｔｌｉ２の電源に接続し、前記第１の節点と前記ＩＥＩ
Ｏ１電源との間に前記ｇ６２）ＭＩＳＦＥ’Ｉ’ｔ−並
列（または直列）に接続し、前記第２の節点と前記第２
の１源との間に前記第５のＭＩＳＦＥＴを厘り！（また
は並列）に、接続し・前記第７°Ｍ、ｌ８ＦＥＴのドレ
イイと前記第８のＭＩＳＦＥＴのドレインを接続した第
３の節点から出力する事を特徴とする。
ジスタ（以下ＭＩＳＦＥＴと、称、する）と前！！第１
、導電型とは逆導電型である第２導電型のｌＥ２のＭＩ
ＳＦＥＴと、前記第２の制御信号をそれぞれがゲート入
力とする前記第１導電塑の第３のＭＩＳＦＥＴと前記第
２導電型の第４のＭＩＳＦＥＴ、と、前記入力信号をそ
れぞれがゲート入力とする。前１記第１導電！＋７）第
５（Ｚ）ＭＩＳＦＥＴ ト前記ｆｉｉ１２導ｔｌｌＯａ
ｇ６のＭＩＳＦＥＴと、前記第１および第４のＭＩＳＦ
ＥＴそれぞれのドレインに接続するＩ！１０節点をゲー
トに接続する前記第２導電型のｌ！７のＭＩＳＦＥＴと
、前記第１および第４の１４Ｉ８ＦＥ’ｌ’、それぞれ
の □ソースに接続する第２の節点をゲートに接続する
前記算１導電型の第８のＭＩＳＦＥＴとを含み、前記第
２及びＷＥ７０ＭＩＳＦＥＴのソースを８ｉ！１の電源
に接続し、前記ＩＥ３及び第８のＭＩＳＦＥＴのソース
ｔｌｉ２の電源に接続し、前記第１の節点と前記ＩＥＩ
Ｏ１電源との間に前記ｇ６２）ＭＩＳＦＥ’Ｉ’ｔ−並
列（または直列）に接続し、前記第２の節点と前記第２
の１源との間に前記第５のＭＩＳＦＥＴを厘り！（また
は並列）に、接続し・前記第７°Ｍ、ｌ８ＦＥＴのドレ
イイと前記第８のＭＩＳＦＥＴのドレインを接続した第
３の節点から出力する事を特徴とする。
次Ｖｃ４発明１′て図面を参照し１説明す千・第１図は
本発明５の５一実施例の回路図である。ＰチャンネルＭ
ＩＳＦＥＴ １とＮチャ／ネルＭＩＳＦＥＴ２のゲート
には制御信号ＣＴが入力され、ＰチャンネルＭＩＳＦＥ
Ｔ３とＮチャンネルトランジスタ４のゲートには、ＭＩ
ＳＦＥＴ９と１０ （ＭＩＳＦＥ’ｌ’９が電源Ｖｃｃ
に、ＭＩＳＦＥＴ１０が地気に接続）で構成されたイン
バータ出力からなるＣＴ逆相信号である信号ＣＴが入力
される。又、ＰチャンネルＭＩＳＦＥＴ５とＮチャンネ
ルＭＩＳＦＥＴ６のゲートには入力信号１１が入力され
、ＭＩＳＦＥＴ１と４のソースとＭＩＳＦＥＴ ２．６
（ソースは接地）のドレインが接続された節点Ｎ１は、
出力段インバータのＮチャンネルＭＩＳＦＥＴ７ （地
気に接続）のゲート入力ともなる。同様にしてＭＩＳＦ
ＥＴ１と４のドレインとＭＩＳＦＥＴ３．５ （ソース
は電源Ｖｃｃ Ｋ接続）のドレインが接続された節点Ｎ
２は、出力段のＰチャンネルＭＩＳＦＥＴ８ （電釘Ｃ
Ｃに接続）のゲート入力ともなる。
本発明５の５一実施例の回路図である。ＰチャンネルＭ
ＩＳＦＥＴ １とＮチャ／ネルＭＩＳＦＥＴ２のゲート
には制御信号ＣＴが入力され、ＰチャンネルＭＩＳＦＥ
Ｔ３とＮチャンネルトランジスタ４のゲートには、ＭＩ
ＳＦＥＴ９と１０ （ＭＩＳＦＥ’ｌ’９が電源Ｖｃｃ
に、ＭＩＳＦＥＴ１０が地気に接続）で構成されたイン
バータ出力からなるＣＴ逆相信号である信号ＣＴが入力
される。又、ＰチャンネルＭＩＳＦＥＴ５とＮチャンネ
ルＭＩＳＦＥＴ６のゲートには入力信号１１が入力され
、ＭＩＳＦＥＴ１と４のソースとＭＩＳＦＥＴ ２．６
（ソースは接地）のドレインが接続された節点Ｎ１は、
出力段インバータのＮチャンネルＭＩＳＦＥＴ７ （地
気に接続）のゲート入力ともなる。同様にしてＭＩＳＦ
ＥＴ１と４のドレインとＭＩＳＦＥＴ３．５ （ソース
は電源Ｖｃｃ Ｋ接続）のドレインが接続された節点Ｎ
２は、出力段のＰチャンネルＭＩＳＦＥＴ８ （電釘Ｃ
Ｃに接続）のゲート入力ともなる。
次にこの回路の動作を説明する。制御信号ＣＴが＠ Ｈ
＃レベル（電源Ｖｃｃのレベル］になると逆相信号ＣＴ
は″Ｌ”レベル（接地レベル）となり、この為、Ｎチャ
ンネルＭＩＳＦＥＴ２はゲート入力がａＨｓでオン状態
となり、ＰチャンネルＭＩＳＦＥ’ｌ’３はゲート入力
が＠Ｌｍで、オン状態となる。逆にＰチャンネルＭＩＳ
ＦＥＴ １ｔ！、ゲート入力である信号ＣＴはＨ″でオ
フ状態となり、同様にＮチャンネルＭＩＳＦＥＴ４は、
ゲート入力である信号ＣＴは＠Ｌ”でオフ状態となる。
＃レベル（電源Ｖｃｃのレベル］になると逆相信号ＣＴ
は″Ｌ”レベル（接地レベル）となり、この為、Ｎチャ
ンネルＭＩＳＦＥＴ２はゲート入力がａＨｓでオン状態
となり、ＰチャンネルＭＩＳＦＥ’ｌ’３はゲート入力
が＠Ｌｍで、オン状態となる。逆にＰチャンネルＭＩＳ
ＦＥＴ １ｔ！、ゲート入力である信号ＣＴはＨ″でオ
フ状態となり、同様にＮチャンネルＭＩＳＦＥＴ４は、
ゲート入力である信号ＣＴは＠Ｌ”でオフ状態となる。
この様に制御信号ＣＴカ”Ｈ’ノｊＪ６合ＫＵ、節点Ｎ
ｚｕＭＩＳＦＥＴ３Ｌす“Ｈ”レベルとなり、節点Ｎ１
は、ＭＩＳＦＥＴ２により”Ｌ”レベルとなる。この時
、ＭＩＳＦＥＴ １゜４はオフなので１節点ＮｌとＮ２
との間には、導通はない。この為＠Ｌ″レベルの節点Ｎ
１ｔ−ゲート入力とするＮチャンネルＭＩＳＦＥＴ７は
オフ状態であり、＠Ｈ’レベルの節点Ｎ２ｔゲート入力
とするＰチャンネルＭＩＳＦＥＴ ｓもオフ状態となり
、出力ＯＵＴは高インピーダンス状態となる。この場合
には入力信号１１の状態に関わらず、節点Ｎｌ。
ｚｕＭＩＳＦＥＴ３Ｌす“Ｈ”レベルとなり、節点Ｎ１
は、ＭＩＳＦＥＴ２により”Ｌ”レベルとなる。この時
、ＭＩＳＦＥＴ １゜４はオフなので１節点ＮｌとＮ２
との間には、導通はない。この為＠Ｌ″レベルの節点Ｎ
１ｔ−ゲート入力とするＮチャンネルＭＩＳＦＥＴ７は
オフ状態であり、＠Ｈ’レベルの節点Ｎ２ｔゲート入力
とするＰチャンネルＭＩＳＦＥＴ ｓもオフ状態となり
、出力ＯＵＴは高インピーダンス状態となる。この場合
には入力信号１１の状態に関わらず、節点Ｎｌ。
Ｎ２０レベルが定められ、出力が高インピーダンスとな
る。
る。
逆に制御信号ＣＴが＠Ｌルベルとなったときには、ＭＩ
ＳＦＥＴ１．４がオンし、ＭＩＳＦＥＴ２゜３がオフす
る。従って節点Ｎ１．Ｎ２は入力信号１１ｔ−ゲート入
力とするＰチャンネルＭＩ ８ ＦＢＴ５とＮチャンネ
ルＭＩＳＦＥＴ６によってその状態が定められ、ＤＣ的
には入力信号１１を受けてインバータ２段を介して出力
信号ＯＵＴが出る。 □゛なお、本笑施例はＩＥ３
図に示す従来のトライステート回路より構成トランジス
タが２個少くなっている。
ＳＦＥＴ１．４がオンし、ＭＩＳＦＥＴ２゜３がオフす
る。従って節点Ｎ１．Ｎ２は入力信号１１ｔ−ゲート入
力とするＰチャンネルＭＩ ８ ＦＢＴ５とＮチャンネ
ルＭＩＳＦＥＴ６によってその状態が定められ、ＤＣ的
には入力信号１１を受けてインバータ２段を介して出力
信号ＯＵＴが出る。 □゛なお、本笑施例はＩＥ３
図に示す従来のトライステート回路より構成トランジス
タが２個少くなっている。
ＩＩｚ図は、本発明の他の実施例の回路図であり、入力
信号が２ケの場合であ慝。第２図において、ＭＩＳＦＥ
Ｔ１１．１２．１３．１４．１９．２０．２１および２
２は、それぞれ第１図に示すＭＩＳＦＥＴ１゜２、３．
４．７．８．９お工び１０に相当し、節点Ｎ３． “
Ｎ４は！！１図に示す節点Ｎｌ、Ｎ２に相当する。
信号が２ケの場合であ慝。第２図において、ＭＩＳＦＥ
Ｔ１１．１２．１３．１４．１９．２０．２１および２
２は、それぞれ第１図に示すＭＩＳＦＥＴ１゜２、３．
４．７．８．９お工び１０に相当し、節点Ｎ３． “
Ｎ４は！！１図に示す節点Ｎｌ、Ｎ２に相当する。
節点Ｎ３ と地気Ｏ間ＫＭＩＳＦＥＴ１７．１８がＭ列
接続され、節点Ｎ４と電源Ｖｃｃの間にＭＩＳＦＥＴ１
５．１６が直列接続され、入力信号Ｉ２がＭＩＳＦＥＴ
１６．１８のゲートに、入力信号Ｉ３がＭＩＳＦＥＴ１
５．１７のゲートに接続されている。
接続され、節点Ｎ４と電源Ｖｃｃの間にＭＩＳＦＥＴ１
５．１６が直列接続され、入力信号Ｉ２がＭＩＳＦＥＴ
１６．１８のゲートに、入力信号Ｉ３がＭＩＳＦＥＴ１
５．１７のゲートに接続されている。
り数を減らす事ができる効果がある。
又、高インピーダンスとしない通常インバータ
□状態では、第１図に示す節点Ｎｌ、Ｎ２の遷移状態
における変化は、ＭＩＳＦＥＴ １及び４が節Δ１とＮ
２との間に入っている為この二つのＭＩＳＦＥＴ１．４
のオそ抵抗により例えば、入力信号が＠Ｌ”から＠Ｈ′
となるときには、電源Ｖｃｃのレベルであった節点Ｎ
ｌ、Ｎ２はＭＩＳＦＥＴ６がオンする為。
□状態では、第１図に示す節点Ｎｌ、Ｎ２の遷移状態
における変化は、ＭＩＳＦＥＴ １及び４が節Δ１とＮ
２との間に入っている為この二つのＭＩＳＦＥＴ１．４
のオそ抵抗により例えば、入力信号が＠Ｌ”から＠Ｈ′
となるときには、電源Ｖｃｃのレベルであった節点Ｎ
ｌ、Ｎ２はＭＩＳＦＥＴ６がオンする為。
Ｎ１が先に地気レベルへと変化し、その後節点へ２がＧ
ＮＤレベルと変化する。従って、ＭＩＳＦＥＴ７と８が
同時にオン状態にある時間が短くなるべく節点Ｎ１．Ｎ
２が変化し、従って、出力段の貫通電流を少なくシ、消
費電力を少なくする。この様に本発明は、出力段の２つ
のＭＩＳＦＥＴが同時にオン状態になることＶＣよる貫
通室ａを少なくシ。
ＮＤレベルと変化する。従って、ＭＩＳＦＥＴ７と８が
同時にオン状態にある時間が短くなるべく節点Ｎ１．Ｎ
２が変化し、従って、出力段の貫通電流を少なくシ、消
費電力を少なくする。この様に本発明は、出力段の２つ
のＭＩＳＦＥＴが同時にオン状態になることＶＣよる貫
通室ａを少なくシ。
消費電力を少なくできる効果がある。
第１図は、本発明の一実施例の回路図、８２図は本発明
の他の実施例の回路図、纂３図は従来のトライ・ステー
ト回路の一例の回路図である。 １〜１０．１１〜２４・・・・・・ＭＩＳＦＥＴ、ＣＴ
・・・・・・制御信号、ＣＴ・・・・・・逆相信号。
の他の実施例の回路図、纂３図は従来のトライ・ステー
ト回路の一例の回路図である。 １〜１０．１１〜２４・・・・・・ＭＩＳＦＥＴ、ＣＴ
・・・・・・制御信号、ＣＴ・・・・・・逆相信号。
Claims (1)
- 少なくとも一つの入力信号を入力し、第１の制御信号と
この第１の制御信号の逆相の第２の制御信号の状態によ
り出力信号を高インピーダンス状態にできるトライステ
ート回路において、前記第１の制御信号をそれぞれがゲ
ート入力とする第１導電型の第１の絶縁型電界効果トラ
ンジスタ（以下ＭＩＳＦＥＴと称する）と前記第１導電
型とは逆導電型である第２導電型の第２のＭＩＳＦＥＴ
と、前記第２の制御信号をそれぞれがゲート入力とする
前記第１導電型の第３のＭＩＳＦＥＴと前記第２導電型
の第４のＭＩＳＦＥＴと、前記入力信号をそれぞれがゲ
ート入力とする前記第１導電型の第５のＭＩＳＦＥＴと
前記第２導電型の第６のＭＩＳＦＥＴと、前記第１およ
び第４のＭＩＳＦＥＴそれぞれのドレインに接続する第
１の節点をゲートに接続する前記第２導電型の第７のＭ
ＩＳＦＥＴと、前記第１および第４のＭＩＳＦＥＴそれ
ぞれのソースに接続する第２の節点をゲートに接続する
前記第１導電型の第８のＭＩＳＦＥＴとを含み、前記第
２及び第７のＭＩＳＦＥＴのソースを第１の電源に接続
し、前記第３及び第８のＭＩＳＦＥＴのソースを第２の
電源に接続し、前記第１の節点と前記第１の電源との間
に前記第６のＭＩＳＦＥＴを並列（または直列）に接続
し、前記第２の節点と前記第２の電源との間に前記第５
のＭＩＳＦＥＴを直列（または並列）に接続し、前記第
７のＭＩＳＦＥＴのドレインと前記第８のＭＩＳＦＥＴ
のドレインを接続した第３の節点から出力する事を特徴
とするトライステート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057820A JPS61216518A (ja) | 1985-03-22 | 1985-03-22 | トライ・ステ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057820A JPS61216518A (ja) | 1985-03-22 | 1985-03-22 | トライ・ステ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216518A true JPS61216518A (ja) | 1986-09-26 |
Family
ID=13066555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057820A Pending JPS61216518A (ja) | 1985-03-22 | 1985-03-22 | トライ・ステ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237213A (en) * | 1991-04-15 | 1993-08-17 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit with low-noise output buffers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209225A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | ３ステ−ト出力回路 |
-
1985
- 1985-03-22 JP JP60057820A patent/JPS61216518A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209225A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | ３ステ−ト出力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237213A (en) * | 1991-04-15 | 1993-08-17 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit with low-noise output buffers |
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