JPS63131613A - 入力レベル選択機能付入力バツフア - Google Patents
入力レベル選択機能付入力バツフアInfo
- Publication number
- JPS63131613A JPS63131613A JP61278010A JP27801086A JPS63131613A JP S63131613 A JPS63131613 A JP S63131613A JP 61278010 A JP61278010 A JP 61278010A JP 27801086 A JP27801086 A JP 27801086A JP S63131613 A JPS63131613 A JP S63131613A
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- JP
- Japan
- Prior art keywords
- input
- buffer
- level
- mos
- input level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 36
- 230000007704 transition Effects 0.000 abstract description 5
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路構成上の入力バッファに関する
。
。
（従来の技術〕
従来、入力ボートピンに接続される入力バッファの入力
レベルは設計の段階である特定の入力レベルに固定され
、指定された入力レベルに対してのみ適用可能であった
。
レベルは設計の段階である特定の入力レベルに固定され
、指定された入力レベルに対してのみ適用可能であった
。
上述した従来の大力バッファは、特定の入力レベルに固
定されているため、指定された入力レベル以外の他ロジ
ックデバイスとのインターフェースを考えた場合、他の
ロジックデバイスとの間に特別のインターフェース回路
を挿入する必要が生じ、異なるロジックデバイスとの混
成でシステムを構築する時にコンポーネントが余分に必
要となり、高価になると同時にシステムが複雑になると
いう欠点がある。
定されているため、指定された入力レベル以外の他ロジ
ックデバイスとのインターフェースを考えた場合、他の
ロジックデバイスとの間に特別のインターフェース回路
を挿入する必要が生じ、異なるロジックデバイスとの混
成でシステムを構築する時にコンポーネントが余分に必
要となり、高価になると同時にシステムが複雑になると
いう欠点がある。
本発明の大力バッファは、入力レベルの切り換えが可能
なバッファと、外部からの入力レベルに応じて前記バッ
ファの入力レベルを指定するための制御信号を入力する
手段とを有する。
なバッファと、外部からの入力レベルに応じて前記バッ
ファの入力レベルを指定するための制御信号を入力する
手段とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の入力レベル選択機能付入力バッファの
第１の実施例の回路図である。
第１の実施例の回路図である。
本実施例は、入力端子１と、バッファ３と、データバス
６に接続されてバッファ３の入力レベルを指定するモー
ドレジスタ５で構成され、ＣＭＯ５レベルとＴＴＬレベ
ルに対応できるようになっている。
６に接続されてバッファ３の入力レベルを指定するモー
ドレジスタ５で構成され、ＣＭＯ５レベルとＴＴＬレベ
ルに対応できるようになっている。
バッファ３は、ソースが電源電圧■。。に、ゲートが入
力端子１に、ドレインが出力２にそれぞれ接続されたＰ
チャネル・エンハンスメント型ＭＯＳトランジスタＴｒ
ｌ と、ソースが接地に、ゲートが入力端子１に、ドレ
インが出力２にそれぞれ接続されたＮチャネル・エンハ
ンスメント型ｙｏｓトランジスタＴｒ２ と、ドレイン
が出力２に、ゲートがモードレジスタ５の出力にそれぞ
れ接続されたＮチャネル・エンハンスメント型ＭＯＳト
ランジスタＴｒ３と、ソースが接地に、ゲートが入力端
子１に、ドレインがＮチャネル・エンハンスメント型Ｍ
Ｏ３Ｉ−ランジスタＴｒ３のソースにそれぞれ接続され
たＮチャネル・エンハンスメント型ＭＯ５Ｉ−ランジス
タＴｒ４で構成されている。
力端子１に、ドレインが出力２にそれぞれ接続されたＰ
チャネル・エンハンスメント型ＭＯＳトランジスタＴｒ
ｌ と、ソースが接地に、ゲートが入力端子１に、ドレ
インが出力２にそれぞれ接続されたＮチャネル・エンハ
ンスメント型ｙｏｓトランジスタＴｒ２ と、ドレイン
が出力２に、ゲートがモードレジスタ５の出力にそれぞ
れ接続されたＮチャネル・エンハンスメント型ＭＯＳト
ランジスタＴｒ３と、ソースが接地に、ゲートが入力端
子１に、ドレインがＮチャネル・エンハンスメント型Ｍ
Ｏ３Ｉ−ランジスタＴｒ３のソースにそれぞれ接続され
たＮチャネル・エンハンスメント型ＭＯ５Ｉ−ランジス
タＴｒ４で構成されている。
ここで、入力バッファの基本形であるＣＭＯＳインバー
タについて説明する。
タについて説明する。
ＣＭＯＳインバータのＮチャンネル・エンハンスメント
型ＭＯＳトランジスタおよびＰチャンネル・エンハンス
メント型ＭＯＳトランジスタに流れる″ｒＦｉ流Ｉｒ、
Ｓ〈０）、■ｏＳ（Ｐ′は、ゲート電圧をＶ、、 Ｎチ
ャンネルおよびＰチャンネル・エンハンスメント型ＭＯ
Ｓトランジスタのしきい値電圧をそれぞれＶｔｈＬｎ）
。
型ＭＯＳトランジスタおよびＰチャンネル・エンハンス
メント型ＭＯＳトランジスタに流れる″ｒＦｉ流Ｉｒ、
Ｓ〈０）、■ｏＳ（Ｐ′は、ゲート電圧をＶ、、 Ｎチ
ャンネルおよびＰチャンネル・エンハンスメント型ＭＯ
Ｓトランジスタのしきい値電圧をそれぞれＶｔｈＬｎ）
。
に３Ｐ）、に１″′ は比例定数で、移動度とチャンネ
ル幅の積に比例しチャンネル長に反比例する。ＭＯＳイ
ンバータの遷移電圧ＶｔｒはＩＩ）ｓ（１＝Ｉｏ５−（
２）とおいここで、βミにｆＰ）／Ｋｆｎゝである。通
常ｖｔｈ３Ｐ）与ｖｔｈｌｎ＋ に選ばれるが、この時
βをパラメータとしたＣＭＯＳトランジスタの人出力特
性を第２図に示す。β＝１のとき、即ち）（ｉｌ＝に祐
）の場合（曲線ａ）、遷移電圧ＶｔｈはＶｏｏ／２ テ
あり、インバータは（：ＭＯ５人カ入力ルに対応した動
作を行なう。βく１のとき、即ちＫ １Ｐｌ ＜ Ｋ
ｆｎ＋の場合（曲！ｄＡｂ）、遷移電圧Ｖｔｒは」なり
も入力端子の低い方へシフトし、比例定数ＫＬＰ）、に
（ｎｌ を適当に選ぶことによってＴＴＬ入カシカレベ
ル応した大力バッファとして動作させることができる。
ル幅の積に比例しチャンネル長に反比例する。ＭＯＳイ
ンバータの遷移電圧ＶｔｒはＩＩ）ｓ（１＝Ｉｏ５−（
２）とおいここで、βミにｆＰ）／Ｋｆｎゝである。通
常ｖｔｈ３Ｐ）与ｖｔｈｌｎ＋ に選ばれるが、この時
βをパラメータとしたＣＭＯＳトランジスタの人出力特
性を第２図に示す。β＝１のとき、即ち）（ｉｌ＝に祐
）の場合（曲線ａ）、遷移電圧ＶｔｈはＶｏｏ／２ テ
あり、インバータは（：ＭＯ５人カ入力ルに対応した動
作を行なう。βく１のとき、即ちＫ １Ｐｌ ＜ Ｋ
ｆｎ＋の場合（曲！ｄＡｂ）、遷移電圧Ｖｔｒは」なり
も入力端子の低い方へシフトし、比例定数ＫＬＰ）、に
（ｎｌ を適当に選ぶことによってＴＴＬ入カシカレベ
ル応した大力バッファとして動作させることができる。
比例定数Ｋ（Ｐｌ、に（ｎｌ は前にも述べたように、
移動度とチャンネル幅の積に比例し、チャンネル長に反
比例するが、移動度は一定で、変えることができないの
で、入力レベルを変化させるにはチャンネル幅、チャン
ネル長を変化させ、比例定数Ｋ（Ｐ）、に（ｎ）、言い
換えればＭＯ５Ｉ−ランジスタの相互コンダクタンスを
変化させる必要がある。
移動度とチャンネル幅の積に比例し、チャンネル長に反
比例するが、移動度は一定で、変えることができないの
で、入力レベルを変化させるにはチャンネル幅、チャン
ネル長を変化させ、比例定数Ｋ（Ｐ）、に（ｎ）、言い
換えればＭＯ５Ｉ−ランジスタの相互コンダクタンスを
変化させる必要がある。
次に、本実施例の動作を説明する。
モードレジスタ５の出力は最初、Ｏｖのロウレベルにあ
るものとする。この時、Ｎチャネル・エンハンスメント
型トランジスタＴｒ３はオフしており非導通状態にある
ので、バッファ３はＰチャンネル・エンハンスメント型
ＭＯ５）ランジスタＴｒＩとＮチャンネル・エンハンス
メント型ＭＯＳトランジスタＴｒ２ とでインバータを
形成し、ＣＭＯ５人カレベルに対応した入力バッファと
して動作する。次に、プログラムにより、データバス６
上のハイレベルのデータをモードレジスタ５へ書き込み
、Ｎチャンネル・エンハンス型ＭＯＳトランジスタＴｒ
３をオンさせ導通状態にさせると、Ｐチャンネル・エン
ハンスメント型ＭＯＳトランジスタＴｒｌの相互コンダ
クタンスに比較して、Ｎチャンネル・エンハンスメント
型ＭＯＳトランジスタＴｒ２ 、 Ｔｒ３ 。
るものとする。この時、Ｎチャネル・エンハンスメント
型トランジスタＴｒ３はオフしており非導通状態にある
ので、バッファ３はＰチャンネル・エンハンスメント型
ＭＯ５）ランジスタＴｒＩとＮチャンネル・エンハンス
メント型ＭＯＳトランジスタＴｒ２ とでインバータを
形成し、ＣＭＯ５人カレベルに対応した入力バッファと
して動作する。次に、プログラムにより、データバス６
上のハイレベルのデータをモードレジスタ５へ書き込み
、Ｎチャンネル・エンハンス型ＭＯＳトランジスタＴｒ
３をオンさせ導通状態にさせると、Ｐチャンネル・エン
ハンスメント型ＭＯＳトランジスタＴｒｌの相互コンダ
クタンスに比較して、Ｎチャンネル・エンハンスメント
型ＭＯＳトランジスタＴｒ２ 、 Ｔｒ３ 。
Ｔｒ４の全体としての相互コンダクタンスが大きくなり
、入力バッファ３の遷移電圧はＣＭＯ５人カレヘルに対
応した動作を行なう場合と比べて、電圧の低い方ヘシフ
トし、 ＴＴＬ入カシカレベル応した動作を行なう。
、入力バッファ３の遷移電圧はＣＭＯ５人カレヘルに対
応した動作を行なう場合と比べて、電圧の低い方ヘシフ
トし、 ＴＴＬ入カシカレベル応した動作を行なう。
第３図は本発明の第２の実施例のブロック図である。
本実施例は、バッファ４がそれぞれ異なる入力レベルを
持つ独立した２つのバッファ４１．４２とインバータ４
３で構成される点が前述の実施例と異なる。
持つ独立した２つのバッファ４１．４２とインバータ４
３で構成される点が前述の実施例と異なる。
バッファ４１は、モードレジスタ５がロウレベルである
ときにＭＯ５人カレベルを持つバッファとして動作し、
モードレジスタ５がハイレベルの時には、出力がハイイ
ンピータンスになるように構成されている。大力バッフ
ァ４２はインバータ４３の出力信号がロウレベルである
とき、即ちモードレジスタ５の出力がハイレベルである
時、 ＴＴＬ入力レベルを持つバッファとして動作し、
インバータ４３の出力がハイレベル、言い換えると、モ
ードレジスタ５かロウレベルであるときの出力がハイイ
ンピーダンスになるように構成されている。モードレジ
スタ５は、２つの入力バッファ４１．４２を切り換える
ために必要な信号を供給するレジスタである。動作は、
第１の実施例かバッファ３の相互コンダクタンスをモー
ドレジスタ５の出力信号により変化させ入力レベルを切
り換えているのに対し、本実施例は複数のそれぞれ異な
る入力レベルを持つ入力バッファ４］、 ４２自体の切
り換えを行なっている。
ときにＭＯ５人カレベルを持つバッファとして動作し、
モードレジスタ５がハイレベルの時には、出力がハイイ
ンピータンスになるように構成されている。大力バッフ
ァ４２はインバータ４３の出力信号がロウレベルである
とき、即ちモードレジスタ５の出力がハイレベルである
時、 ＴＴＬ入力レベルを持つバッファとして動作し、
インバータ４３の出力がハイレベル、言い換えると、モ
ードレジスタ５かロウレベルであるときの出力がハイイ
ンピーダンスになるように構成されている。モードレジ
スタ５は、２つの入力バッファ４１．４２を切り換える
ために必要な信号を供給するレジスタである。動作は、
第１の実施例かバッファ３の相互コンダクタンスをモー
ドレジスタ５の出力信号により変化させ入力レベルを切
り換えているのに対し、本実施例は複数のそれぞれ異な
る入力レベルを持つ入力バッファ４］、 ４２自体の切
り換えを行なっている。
（発明の効果〕
以上説明したように本発明は、制御信号により入力レベ
ルの切り換えを可能とすることにより、他のロジックデ
バイスとのインターフェースを考えた場合、特別なイン
ターフェース回路を異なるロジック・デバイス間に挿入
することなしに、制御信号によって入力レベルの指定を
行なうだけでインターフェースをとることが可能てあり
、その効果は大である。
ルの切り換えを可能とすることにより、他のロジックデ
バイスとのインターフェースを考えた場合、特別なイン
ターフェース回路を異なるロジック・デバイス間に挿入
することなしに、制御信号によって入力レベルの指定を
行なうだけでインターフェースをとることが可能てあり
、その効果は大である。
第１図は本発明の入力レベル選択機能付入力バッファの
第１の実施例の回路図、第２図はＣＭＯＳトランジスタ
の入出力特性を示すグラフ、第３図は本発明の第２の実
施例のブロック図である。 １・・・入力端子、 ２・・・出力、３．４−・
・バッファ、 ５・・・モードレジスタ、６・・・デ
ータバス、 ＶＤＤ・・・電源電圧、Ｔｒｌ−Ｐチャ
ンネル・エンハンスメント型１ｌｌＯＳトランジスタ、 Ｔｒ２ 、 Ｔｒ３ 、 Ｔｒ４ ＋＋＋Ｎチャンネル
・エンハンスメント型ＭＯＳトランジスタ、 ４１・・・ＣＭＯ５人カレベルを持つ入力バッファ、４
２・ＴＴＬ入カシカレベルつ入力バッファ、４３・・・
インバータ。 第１図 第２図
第１の実施例の回路図、第２図はＣＭＯＳトランジスタ
の入出力特性を示すグラフ、第３図は本発明の第２の実
施例のブロック図である。 １・・・入力端子、 ２・・・出力、３．４−・
・バッファ、 ５・・・モードレジスタ、６・・・デ
ータバス、 ＶＤＤ・・・電源電圧、Ｔｒｌ−Ｐチャ
ンネル・エンハンスメント型１ｌｌＯＳトランジスタ、 Ｔｒ２ 、 Ｔｒ３ 、 Ｔｒ４ ＋＋＋Ｎチャンネル
・エンハンスメント型ＭＯＳトランジスタ、 ４１・・・ＣＭＯ５人カレベルを持つ入力バッファ、４
２・ＴＴＬ入カシカレベルつ入力バッファ、４３・・・
インバータ。 第１図 第２図
Claims (1)
- 入力レベルの切り換えが可能なバッファと、外部からの
入力レベルに応じて前記バッファの入力レベルを指定す
るための制御信号を入力する手段とを有する入力レベル
選択機能付入力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278010A JPS63131613A (ja) | 1986-11-20 | 1986-11-20 | 入力レベル選択機能付入力バツフア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61278010A JPS63131613A (ja) | 1986-11-20 | 1986-11-20 | 入力レベル選択機能付入力バツフア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131613A true JPS63131613A (ja) | 1988-06-03 |
Family
ID=17591377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61278010A Pending JPS63131613A (ja) | 1986-11-20 | 1986-11-20 | 入力レベル選択機能付入力バツフア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131613A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104831A (ja) * | 1982-12-07 | 1984-06-16 | Nec Corp | 半導体集積回路装置 |
| JPS6030216A (ja) * | 1983-07-28 | 1985-02-15 | Mitsubishi Electric Corp | 半導体装置 |
-
1986
- 1986-11-20 JP JP61278010A patent/JPS63131613A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104831A (ja) * | 1982-12-07 | 1984-06-16 | Nec Corp | 半導体集積回路装置 |
| JPS6030216A (ja) * | 1983-07-28 | 1985-02-15 | Mitsubishi Electric Corp | 半導体装置 |
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