JPH0575426A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPH0575426A JPH0575426A JP3234241A JP23424191A JPH0575426A JP H0575426 A JPH0575426 A JP H0575426A JP 3234241 A JP3234241 A JP 3234241A JP 23424191 A JP23424191 A JP 23424191A JP H0575426 A JPH0575426 A JP H0575426A
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- JP
- Japan
- Prior art keywords
- output
- signal
- level
- circuit
- channel mos
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- Pending
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Abstract
(57)【要約】
【目的】半導体集積回路の出力バッファ回路において、
外部出力端子の出力信号でＰチャネルＭＯＳトランジス
タまたはＮチャネルＭＯＳトランジスタを制御すること
により、ＧＮＤより低いレベルの電位，電源より高いレ
ベルの電位の様なノイズ防止を可能とする。 【構成】外部出力端子の出力信号を駆動するＰチャネル
ＭＯＳトランジスタ４及びＮチャネルＭＯＳトランジス
タ５と６において、外部出力端子の出力信号が“Ｈ”レ
ベルから“Ｌ”レベルに変化する際、外部出力端子の出
力信号自身によりＮチャネルＭＯＳトランジスタ６を制
御している。
外部出力端子の出力信号でＰチャネルＭＯＳトランジス
タまたはＮチャネルＭＯＳトランジスタを制御すること
により、ＧＮＤより低いレベルの電位，電源より高いレ
ベルの電位の様なノイズ防止を可能とする。 【構成】外部出力端子の出力信号を駆動するＰチャネル
ＭＯＳトランジスタ４及びＮチャネルＭＯＳトランジス
タ５と６において、外部出力端子の出力信号が“Ｈ”レ
ベルから“Ｌ”レベルに変化する際、外部出力端子の出
力信号自身によりＮチャネルＭＯＳトランジスタ６を制
御している。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特に半導体集積回路からなる出力バッファ回路に関
する。
し、特に半導体集積回路からなる出力バッファ回路に関
する。
【０００２】
【従来の技術】従来の出力バッファ回路のブロック図
を、図４に示す。
を、図４に示す。
【０００３】図４において、入力信号Ｃ2 は出力制御回
路から出力される信号，入力信号Ｄ2 は入力データ信
号，出力信号Ｏ2 は外部出力端子の出力信号，ＮＡＮＤ
回路７は出力制御回路から出力される信号Ｃ2 と入力デ
ータ信号Ｄ2 とを入力とする２ＮＡＮＤゲート，ＮＯＲ
回路８は出力制御回路から出力される信号Ｃ2 の否定と
入力データ信号Ｄ2 とを入力とする２ＮＯＲゲート，ゲ
ート入力信号ａ2 は２ＮＡＮＤ回路７からの出力信号，
ゲート入力信号ｂ2 は２ＮＯＲ回路８からの出力信号，
トランジスタ９はソースが電源にドレインが外部出力端
子の出力信号Ｏ2 にゲートが２ＮＡＮＤ回路７からの出
力信号ａ2 に接続されたＰチャネルＭＯＳトランジス
タ，トランジスタ１０はソースが接地（ＧＮＤ）にドレ
インが外部出力端子の出力信号Ｏ2にゲートが２ＮＯＲ
回路８からの出力信号ｂ2 に接続されたＮチャネルＭＯ
Ｓトランジスタである。
路から出力される信号，入力信号Ｄ2 は入力データ信
号，出力信号Ｏ2 は外部出力端子の出力信号，ＮＡＮＤ
回路７は出力制御回路から出力される信号Ｃ2 と入力デ
ータ信号Ｄ2 とを入力とする２ＮＡＮＤゲート，ＮＯＲ
回路８は出力制御回路から出力される信号Ｃ2 の否定と
入力データ信号Ｄ2 とを入力とする２ＮＯＲゲート，ゲ
ート入力信号ａ2 は２ＮＡＮＤ回路７からの出力信号，
ゲート入力信号ｂ2 は２ＮＯＲ回路８からの出力信号，
トランジスタ９はソースが電源にドレインが外部出力端
子の出力信号Ｏ2 にゲートが２ＮＡＮＤ回路７からの出
力信号ａ2 に接続されたＰチャネルＭＯＳトランジス
タ，トランジスタ１０はソースが接地（ＧＮＤ）にドレ
インが外部出力端子の出力信号Ｏ2にゲートが２ＮＯＲ
回路８からの出力信号ｂ2 に接続されたＮチャネルＭＯ
Ｓトランジスタである。
【０００４】このような従来の技術では、出力制御回路
から出力される信号Ｃ2 が低即ち“Ｌ”レベルの時、入
力データ信号Ｄ2 のレベルに影響されることなく、２Ｎ
ＡＮＤ回路７からの出力信号ａ2 は高即ち“Ｈ”レベル
に、２ＮＯＲ回路８からの出力信号ｂ2 は“Ｌ”レベル
となる。従って、ＰチャネルＭＯＳトランジスタ９もＮ
チャネルＭＯＳトランジスタ１０も非導通（ＯＦＦ）と
なり、外部出力端子の出力信号Ｏ2 は不定状態になる。
から出力される信号Ｃ2 が低即ち“Ｌ”レベルの時、入
力データ信号Ｄ2 のレベルに影響されることなく、２Ｎ
ＡＮＤ回路７からの出力信号ａ2 は高即ち“Ｈ”レベル
に、２ＮＯＲ回路８からの出力信号ｂ2 は“Ｌ”レベル
となる。従って、ＰチャネルＭＯＳトランジスタ９もＮ
チャネルＭＯＳトランジスタ１０も非導通（ＯＦＦ）と
なり、外部出力端子の出力信号Ｏ2 は不定状態になる。
【０００５】次に入力データ信号Ｄ2 が“Ｌ”レベル，
出力制御回路から出力される信号Ｃ2 が“Ｈ”レベルの
時、２ＮＡＮＤ回路７からの出力信号ａ2 は“Ｈ”レベ
ルに、２ＮＯＲ回路８からの出力信号ｂ2 は“Ｈ”レベ
ルとなる。従って、ＰチャネルＭＯＳトランジスタ９は
ＯＦＦし、ＮチャネルＭＯＳトランジスタ１０はＯＮと
なり、外部出力端子の出力信号Ｏ2 は“Ｌ”レベルとな
る。
出力制御回路から出力される信号Ｃ2 が“Ｈ”レベルの
時、２ＮＡＮＤ回路７からの出力信号ａ2 は“Ｈ”レベ
ルに、２ＮＯＲ回路８からの出力信号ｂ2 は“Ｈ”レベ
ルとなる。従って、ＰチャネルＭＯＳトランジスタ９は
ＯＦＦし、ＮチャネルＭＯＳトランジスタ１０はＯＮと
なり、外部出力端子の出力信号Ｏ2 は“Ｌ”レベルとな
る。
【０００６】また、入力データ信号Ｄ2 が“Ｈ”レベ
ル，出力制御回路から出力される信号Ｃ2 が“Ｈ”レベ
ルの時、２ＮＡＮＤ回路７からの出力信号ａ2 は“Ｌ”
レベルに、２ＮＯＲ回路８からの出力信号ｂ2 は“Ｌ”
レベルとなる。従って、ＰチャネルＭＯＳトランジスタ
９は導通（ＯＮ）し、ＮチャネルＭＯＳトランジスタ１
０はＯＦＦとなり、外部出力端子の出力信号Ｏ2 は
“Ｈ”レベルとなる。
ル，出力制御回路から出力される信号Ｃ2 が“Ｈ”レベ
ルの時、２ＮＡＮＤ回路７からの出力信号ａ2 は“Ｌ”
レベルに、２ＮＯＲ回路８からの出力信号ｂ2 は“Ｌ”
レベルとなる。従って、ＰチャネルＭＯＳトランジスタ
９は導通（ＯＮ）し、ＮチャネルＭＯＳトランジスタ１
０はＯＦＦとなり、外部出力端子の出力信号Ｏ2 は
“Ｈ”レベルとなる。
【０００７】
【発明が解決しようとする課題】前述した従来の出力バ
ッファ回路では、外部出力端子の出力信号Ｏ2 に大きな
負荷が付いた場合、ＰチャネルＭＯＳトランジスタ９と
ＮチャネルＭＯＳトランジスタ１０のトランジスタのチ
ャネル幅を大きくする必要がある。この際、外部出力端
子の出力信号Ｏ2 のレベルが“Ｈ”レベルから“Ｌ”レ
ベルへ、又は“Ｌ”レベルから“Ｈ”レベルへ変化する
時、電位がＧＮＤより低い電位（図３の曲線Ｑ）又は電
源よりも高い電位になってしまう問題点があった。
ッファ回路では、外部出力端子の出力信号Ｏ2 に大きな
負荷が付いた場合、ＰチャネルＭＯＳトランジスタ９と
ＮチャネルＭＯＳトランジスタ１０のトランジスタのチ
ャネル幅を大きくする必要がある。この際、外部出力端
子の出力信号Ｏ2 のレベルが“Ｈ”レベルから“Ｌ”レ
ベルへ、又は“Ｌ”レベルから“Ｈ”レベルへ変化する
時、電位がＧＮＤより低い電位（図３の曲線Ｑ）又は電
源よりも高い電位になってしまう問題点があった。
【０００８】本発明の目的は、前記問題点を解決し、変
化時の電位が接地よりも低くなったり、電源電位より高
くなったりしないようにした出力バッファ回路を提供す
ることにある。
化時の電位が接地よりも低くなったり、電源電位より高
くなったりしないようにした出力バッファ回路を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明の構成は、第１，
第２の入力信号がいずれも入力に導入される第１，第２
の論理回路と、第１，第２のトランジスタの直列体とを
備え、前記第１，第２の論理回路の出力をそれぞれ前記
第１，第２のトランジスタのゲート入力となし、前記第
１，第２のトランジスタの共通接続点を出力端子となし
た出力バッファ回路において、前記出力端子に主電極が
接続された第３のトランジスタを設け、前記第１，第２
の入力端子が入力に導入されかつ前記出力端子の信号が
入力に導入される第３の論理回路を設け、前記第３の論
理回路の出力を前記第３のトランジスタのゲートに接続
したことを特徴とする。
第２の入力信号がいずれも入力に導入される第１，第２
の論理回路と、第１，第２のトランジスタの直列体とを
備え、前記第１，第２の論理回路の出力をそれぞれ前記
第１，第２のトランジスタのゲート入力となし、前記第
１，第２のトランジスタの共通接続点を出力端子となし
た出力バッファ回路において、前記出力端子に主電極が
接続された第３のトランジスタを設け、前記第１，第２
の入力端子が入力に導入されかつ前記出力端子の信号が
入力に導入される第３の論理回路を設け、前記第３の論
理回路の出力を前記第３のトランジスタのゲートに接続
したことを特徴とする。
【００１０】
【実施例】図１は本発明の一実施例の出力バッファ回路
を示す回路図である。
を示す回路図である。
【００１１】図１において、本実施例の出力バッファ回
路では、入力信号Ｃ1 は出力制御回路から出力される信
号，入力信号Ｄ1 は入力データ信号，出力信号Ｏ1 は外
部出力端子の出力信号，ＮＡＮＤ回路１は出力制御回路
から出力される信号Ｃ1 と入力データ信号Ｄ1 とを入力
とする２ＮＡＮＤゲート，ＮＯＲ回路２は出力制御回路
から出力される信号Ｃ1 の否定と入力データ信号Ｄ1 と
を入力とする２ＮＯＲゲート，ＮＯＲ回路３は出力制御
回路から出力される信号Ｃ1 の否定と入力データ信号Ｄ
1 と外部出力端子の出力信号Ｏ1 の否定とを入力とする
３ＮＯＲゲート，ゲート入力信号ａ1 は２ＮＡＮＤ回路
１からの出力信号，ゲート入力信号ｂ1 は２ＮＯＲ回路
２からの出力信号，ゲート入力信号ｅ1 は３ＮＯＲ回路
３からの出力信号，トランジスタ４はソースが電源にド
レインが外部出力端子の出力信号Ｏ1 にゲートが２ＮＡ
ＮＤ回路１からの出力信号ａ1 に接続されたＰチャネル
ＭＯＳトランジスタ，トランジスタ５はソースがＧＮＤ
にドレインが外部出力端子の出力信号Ｏ1 にゲートが２
ＮＯＲ回路２からの出力信号ｂ1 に接続されたＮチャネ
ルＭＯＳトランジスタ，トランジスタ６はソースがＧＮ
Ｄにドレインが外部出力端子の出力信号Ｏ1 にゲートが
３ＮＯＲ回路３からの出力信号ｅ1 に接続されたＮチャ
ネルＭＯＳトランジスタである。
路では、入力信号Ｃ1 は出力制御回路から出力される信
号，入力信号Ｄ1 は入力データ信号，出力信号Ｏ1 は外
部出力端子の出力信号，ＮＡＮＤ回路１は出力制御回路
から出力される信号Ｃ1 と入力データ信号Ｄ1 とを入力
とする２ＮＡＮＤゲート，ＮＯＲ回路２は出力制御回路
から出力される信号Ｃ1 の否定と入力データ信号Ｄ1 と
を入力とする２ＮＯＲゲート，ＮＯＲ回路３は出力制御
回路から出力される信号Ｃ1 の否定と入力データ信号Ｄ
1 と外部出力端子の出力信号Ｏ1 の否定とを入力とする
３ＮＯＲゲート，ゲート入力信号ａ1 は２ＮＡＮＤ回路
１からの出力信号，ゲート入力信号ｂ1 は２ＮＯＲ回路
２からの出力信号，ゲート入力信号ｅ1 は３ＮＯＲ回路
３からの出力信号，トランジスタ４はソースが電源にド
レインが外部出力端子の出力信号Ｏ1 にゲートが２ＮＡ
ＮＤ回路１からの出力信号ａ1 に接続されたＰチャネル
ＭＯＳトランジスタ，トランジスタ５はソースがＧＮＤ
にドレインが外部出力端子の出力信号Ｏ1 にゲートが２
ＮＯＲ回路２からの出力信号ｂ1 に接続されたＮチャネ
ルＭＯＳトランジスタ，トランジスタ６はソースがＧＮ
Ｄにドレインが外部出力端子の出力信号Ｏ1 にゲートが
３ＮＯＲ回路３からの出力信号ｅ1 に接続されたＮチャ
ネルＭＯＳトランジスタである。
【００１２】出力制御回路から出力される信号Ｃ1 が、
“Ｌ”レベルの時、入力データ信号Ｄ1 のレベルに影響
されることなく、２ＮＡＮＤ回路１からの出力信号ａ1
は“Ｈ”レベルに、２ＮＯＲ回路２からの出力信号ｂ1
は“Ｌ”レベルに、３ＮＯＲ回路３からの出力信号ｅ1
は“Ｌ”レベルとなる。
“Ｌ”レベルの時、入力データ信号Ｄ1 のレベルに影響
されることなく、２ＮＡＮＤ回路１からの出力信号ａ1
は“Ｈ”レベルに、２ＮＯＲ回路２からの出力信号ｂ1
は“Ｌ”レベルに、３ＮＯＲ回路３からの出力信号ｅ1
は“Ｌ”レベルとなる。
【００１３】従って、ＰチャネルＭＯＳトランジスタ４
もＮチャネルＭＯＳトランジスタ５及び６もＯＦＦとな
り、外部出力端子の出力信号Ｏ1 は不定状態になる。
もＮチャネルＭＯＳトランジスタ５及び６もＯＦＦとな
り、外部出力端子の出力信号Ｏ1 は不定状態になる。
【００１４】次に入力データ信号Ｄ1 が“Ｈ”レベル，
出力制御回路から出力される信号Ｃ1 が“Ｈ”レベルの
時、２ＮＡＮＤ回路１からの出力信号ａ1 は“Ｌ”レベ
ルに、２ＮＯＲ回路２からの出力信号ｂ1 は“Ｌ”レベ
ルに、３ＮＯＲ回路３からの出力信号ｅ1 は“Ｌ”レベ
ルとなる。従って、ＰチャネルＭＯＳトランジスタ４は
ＯＮし、ＮチャネルＭＯＳトランジスタ５及び６はＯＦ
Ｆとなり、外部出力端子の出力信号Ｏ1 は“Ｈ”レベル
となる。
出力制御回路から出力される信号Ｃ1 が“Ｈ”レベルの
時、２ＮＡＮＤ回路１からの出力信号ａ1 は“Ｌ”レベ
ルに、２ＮＯＲ回路２からの出力信号ｂ1 は“Ｌ”レベ
ルに、３ＮＯＲ回路３からの出力信号ｅ1 は“Ｌ”レベ
ルとなる。従って、ＰチャネルＭＯＳトランジスタ４は
ＯＮし、ＮチャネルＭＯＳトランジスタ５及び６はＯＦ
Ｆとなり、外部出力端子の出力信号Ｏ1 は“Ｈ”レベル
となる。
【００１５】ここで、図２に示す様に、入力データ信号
Ｄ1 が“Ｌ”レベル、出力制御回路から出力される信号
Ｃ1 が“Ｈ”レベルの状態になると、２ＮＡＮＤ回路１
からの出力信号ａ1 は“Ｈ”レベルに、２ＮＯＲ回路２
からの出力信号ｂ1 は“Ｈ”レベルに、３ＮＯＲ回路３
からの出力信号ｅ1 は“Ｈ”レベルとなる。従って、Ｐ
チャネルＭＯＳトランジスタ４はＯＦＦし、Ｎチャネル
ＭＯＳトランジスタ５及び６はＯＮとなり、外部出力端
子の出力信号Ｏ1 は“Ｈ”レベルから“Ｌ”レベルへと
急激に変化し、それに伴い３ＮＯＲ回路３からの出力信
号ｅ1 は“Ｈ”レベルから“Ｌ”レベルへ変化する。こ
れによって、ＮチャネルＭＯＳトランジスタ６はＯＦＦ
する。出力信号は、図３の曲線Ｐに示すように、ＧＮＤ
より低下するようなことはなくなる。
Ｄ1 が“Ｌ”レベル、出力制御回路から出力される信号
Ｃ1 が“Ｈ”レベルの状態になると、２ＮＡＮＤ回路１
からの出力信号ａ1 は“Ｈ”レベルに、２ＮＯＲ回路２
からの出力信号ｂ1 は“Ｈ”レベルに、３ＮＯＲ回路３
からの出力信号ｅ1 は“Ｈ”レベルとなる。従って、Ｐ
チャネルＭＯＳトランジスタ４はＯＦＦし、Ｎチャネル
ＭＯＳトランジスタ５及び６はＯＮとなり、外部出力端
子の出力信号Ｏ1 は“Ｈ”レベルから“Ｌ”レベルへと
急激に変化し、それに伴い３ＮＯＲ回路３からの出力信
号ｅ1 は“Ｈ”レベルから“Ｌ”レベルへ変化する。こ
れによって、ＮチャネルＭＯＳトランジスタ６はＯＦＦ
する。出力信号は、図３の曲線Ｐに示すように、ＧＮＤ
より低下するようなことはなくなる。
【００１６】
【発明の効果】以上説明したように、本発明は、出力信
号を駆動する例えばＰチャネルＭＯＳトランジスタ又は
ＮチャネルＭＯＳトランジスタを外部出力端子の出力信
号で制御することにより、ＧＮＤより低いレベルが電位
や電源より高いレベルの電位などのノイズをなくすとい
う効果がある。
号を駆動する例えばＰチャネルＭＯＳトランジスタ又は
ＮチャネルＭＯＳトランジスタを外部出力端子の出力信
号で制御することにより、ＧＮＤより低いレベルが電位
や電源より高いレベルの電位などのノイズをなくすとい
う効果がある。
【図１】本発明の一実施例の出力バッファ回路を示す回
路図である。
路図である。
【図２】図１に示した回路の動作を示すタイミング図で
ある。
ある。
【図３】図１の回路の出力信号波形を示す波形図であ
る。
る。
【図４】従来の出力バッファ回路を示す回路図である。
１，７ ２ＮＡＮＤ回路 ２，８ ２ＮＯＲ回路 ３ ３ＮＯＲ回路 ４，９ ＰチャネルＭＯＳトランジスタ ５，６，１０ ＮチャネルＭＯＳトランジスタ Ｑ，Ｐ 曲線
Claims (3)
- 【請求項１】 第１，第２の入力信号がいずれも入力に
導入される第１，第２の論理回路と、第１，第２のトラ
ンジスタの直列体とを備え、前記第１，第２の論理回路
の出力をそれぞれ前記第１，第２のトランジスタのゲー
ト入力となし、前記第１，第２のトランジスタの共通接
続点を出力端子となした出力バッファ回路において、前
記出力端子に主電極が接続された第３のトランジスタを
設け、前記第１，第２の入力端子が入力に導入されかつ
前記出力端子の信号が入力に導入される第３の論理回路
を設け、前記第３の論理回路の出力を前記第３のトラン
ジスタのゲートに接続したことを特徴とする出力バッフ
ァ回路。 - 【請求項２】 第３のトランジスタは、ソースが電源に
ドレインが出力端子に接続されたＰチャネルＭＯＳトラ
ンジスタである請求項１記載の出力バッファ回路。 - 【請求項３】 第３のトランジスタは、ソースが接地に
ドレインが出力端子に接続されたＮチャネルＭＯＳトラ
ンジスタである請求項１記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234241A JPH0575426A (ja) | 1991-09-13 | 1991-09-13 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234241A JPH0575426A (ja) | 1991-09-13 | 1991-09-13 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575426A true JPH0575426A (ja) | 1993-03-26 |
Family
ID=16967896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234241A Pending JPH0575426A (ja) | 1991-09-13 | 1991-09-13 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575426A (ja) |
-
1991
- 1991-09-13 JP JP3234241A patent/JPH0575426A/ja active Pending
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