JPH0750562A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0750562A JPH0750562A JP5194399A JP19439993A JPH0750562A JP H0750562 A JPH0750562 A JP H0750562A JP 5194399 A JP5194399 A JP 5194399A JP 19439993 A JP19439993 A JP 19439993A JP H0750562 A JPH0750562 A JP H0750562A
- Authority
- JP
- Japan
- Prior art keywords
- pmos
- nmos
- gate
- source
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】出力バッファの回路を複雑にせず、動作ノイズ
を抑える。 【構成】入力を内部信号端子１に接続されるインバータ
５からなる制御回路８と、ソースを電源線ＶＤＤに、ゲ
ートをインバータ５の入力に、ドレインを出力端子１９
に接続されるＰＭＯＳ９と、ソースを電源線ＶＤＤに、
ドレインを出力端子１９に接続されるＰＭＯＳ１０と、
ソースを接地線ＧＮＤに、ゲートをインバータ５の出力
に、ドレインを出力端子１９に接続されるＮＭＯＳ１２
と、ソースを接地線ＧＮＤに、ドレインを入力端子１９
に接続されるＮＭＯＳ１３と、ゲートを接地線ＧＮＤ
に、ソース及びドレインをＰＭＯＳ９，１０のゲートに
接続されるＰＭＯＳ１１と、ゲートを電源線ＶＤＤに、
ソース及びドレインをＮＭＯＳ１２，１３のゲートに接
続されるＮＭＯＳ１４から構成され、ＰＭＯＳ１０とＮ
ＭＯＳ１３は”ＯＦＦ”→”ＯＮ”が緩やかに行われる
のでノイズの発生が小さく貫通電流も小さい。
を抑える。 【構成】入力を内部信号端子１に接続されるインバータ
５からなる制御回路８と、ソースを電源線ＶＤＤに、ゲ
ートをインバータ５の入力に、ドレインを出力端子１９
に接続されるＰＭＯＳ９と、ソースを電源線ＶＤＤに、
ドレインを出力端子１９に接続されるＰＭＯＳ１０と、
ソースを接地線ＧＮＤに、ゲートをインバータ５の出力
に、ドレインを出力端子１９に接続されるＮＭＯＳ１２
と、ソースを接地線ＧＮＤに、ドレインを入力端子１９
に接続されるＮＭＯＳ１３と、ゲートを接地線ＧＮＤ
に、ソース及びドレインをＰＭＯＳ９，１０のゲートに
接続されるＰＭＯＳ１１と、ゲートを電源線ＶＤＤに、
ソース及びドレインをＮＭＯＳ１２，１３のゲートに接
続されるＮＭＯＳ１４から構成され、ＰＭＯＳ１０とＮ
ＭＯＳ１３は”ＯＦＦ”→”ＯＮ”が緩やかに行われる
のでノイズの発生が小さく貫通電流も小さい。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に低ノイズの高駆動出力バッファを備えた半導体
集積回路装置に関する。
し、特に低ノイズの高駆動出力バッファを備えた半導体
集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置において出力バッフ
ァの駆動力を大きくしたい場合、単純に外部負荷駆動素
子のサイズを大きくすると図４に示す様にノイズが大き
くなる。このノイズの増大を避けるため、従来この種の
高駆動出力バッファは、図５（ａ）に示す様に、入力を
内部信号端子１及び出力端子１９に接続される否定論理
積ゲート（以下ＮＡＮＤゲートと称す）２と、入力を内
部信号端子１に接続される反転増幅器（以下インバータ
と称す）５と、入力を内部信号端子１及び出力端子１９
に接続される否定論理和ゲート（以下ＮＯＲゲートと称
す）７と、ソースを電源線ＶＤＤに、ゲートをＮＡＮＤ
ゲート２の出力に、ドレインを出力端子１９に接続され
るＰチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと略す）１
０と、ソースを電源線ＶＤＤに、ゲートをインバータ５
の出力に、ドレインを出力端子１９に接続されるＰＭＯ
Ｓ１１とソースを接地線ＧＮＤに、ゲートをＮＯＲゲー
ト７の出力に、ドレインを出力端子１９に接続されるＮ
チャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと略す）１３
と、ソースを接地線ＧＮＤに、ゲートをインバータ５の
出力に、ドレインを出力端子１９に接続されるＮＭＯＳ
１４を有するものや、図６に示す様に、複数のゲート電
極を直列に接続したＭＯＳＦＥＴを出力駆動素子として
有するものがある。
ァの駆動力を大きくしたい場合、単純に外部負荷駆動素
子のサイズを大きくすると図４に示す様にノイズが大き
くなる。このノイズの増大を避けるため、従来この種の
高駆動出力バッファは、図５（ａ）に示す様に、入力を
内部信号端子１及び出力端子１９に接続される否定論理
積ゲート（以下ＮＡＮＤゲートと称す）２と、入力を内
部信号端子１に接続される反転増幅器（以下インバータ
と称す）５と、入力を内部信号端子１及び出力端子１９
に接続される否定論理和ゲート（以下ＮＯＲゲートと称
す）７と、ソースを電源線ＶＤＤに、ゲートをＮＡＮＤ
ゲート２の出力に、ドレインを出力端子１９に接続され
るＰチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと略す）１
０と、ソースを電源線ＶＤＤに、ゲートをインバータ５
の出力に、ドレインを出力端子１９に接続されるＰＭＯ
Ｓ１１とソースを接地線ＧＮＤに、ゲートをＮＯＲゲー
ト７の出力に、ドレインを出力端子１９に接続されるＮ
チャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと略す）１３
と、ソースを接地線ＧＮＤに、ゲートをインバータ５の
出力に、ドレインを出力端子１９に接続されるＮＭＯＳ
１４を有するものや、図６に示す様に、複数のゲート電
極を直列に接続したＭＯＳＦＥＴを出力駆動素子として
有するものがある。
【０００３】この種の出力バッファの例として前者は”
コントロールド・スルーレート・アウトプット・バッフ
ァ，アイ・イー・イー・イー１９８８プロシーディング
・オブ・カスタム・インテグレーテッド・サーキッツ・
カンファレンス”（ＣＯＮＴＲＯＬＥＤ ＳＬＥＷ Ｒ
ＡＴＥ ＯＵＴＰＵＴ ＢＵＦＦＥＲ ，ＩＥＥＥ１９
８８ ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＣＵＳＴ
ＯＭ ＩＮＴＥＧＲＥＴＥＤ ＣＩＲＣＵＩＴＳ ＣＮ
ＦＥＲＥＮＣＥ）が、後者は”半導体集積回路装置”
（特開昭６２−２３９５６８）がある。
コントロールド・スルーレート・アウトプット・バッフ
ァ，アイ・イー・イー・イー１９８８プロシーディング
・オブ・カスタム・インテグレーテッド・サーキッツ・
カンファレンス”（ＣＯＮＴＲＯＬＥＤ ＳＬＥＷ Ｒ
ＡＴＥ ＯＵＴＰＵＴ ＢＵＦＦＥＲ ，ＩＥＥＥ１９
８８ ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＣＵＳＴ
ＯＭ ＩＮＴＥＧＲＥＴＥＤ ＣＩＲＣＵＩＴＳ ＣＮ
ＦＥＲＥＮＣＥ）が、後者は”半導体集積回路装置”
（特開昭６２−２３９５６８）がある。
【０００４】次に前者の例の動作を図５（ａ），（ｂ）
を用いて説明する。まず接地線レベルを”０”、電源線
レベルを”１”とし、出力端子１９は外部負荷２０が接
続されていると仮定する。内部信号端子１及び出力端子
１９が”０”の時、インバータ５，ＮＡＮＤゲート２，
ＮＯＲゲート７の出力は”１”でＰＭＯＳ１０，１１
は”ＯＦＦ”、ＮＭＯＳ１３，１４は”ＯＮ”である。
内部信号端子１が”０”→”１”に変化する場合、イン
バータ５，ＮＯＲゲート７の出力が”１”→”０”に変
化し、ＮＭＯＳ１３，１４は”ＯＮ”→”ＯＦＦ”に、
ＰＭＯＳ１１は”ＯＦＦ”→”ＯＮ”となり、出力端子
１９及び外部負荷２０は、ＰＭＯＳ１１を流れる電流に
よって徐々に”０”から”１”に変化する。出力端子１
９の電圧がある程度高くなると、ＮＡＮＤ２の出力が”
１”→”０”に変化し、ＰＭＯＳ１０が”ＯＦＦ”→”
ＯＮ”となりそれ以降、出力端子１９及び外部負荷２０
の電荷が”１”になるまでＰＭＯＳ１０，１１を電流が
流れる。内部信号端子１が”１”→”０”に変化する場
合、インバータ５，ＮＡＮＤゲート２の出力が”０”
→”１”に変化し、ＰＭＯＳ１０，１１は”ＯＮ”→”
ＯＦＦ”に、ＮＭＯＳ１４は”ＯＦＦ”→”ＯＮ”とな
り、出力端子１９及び外部負荷２０は、ＮＭＯＳ１４を
流れる電流によって徐々に”１”から”０”に変化す
る。出力端子１９の電圧がある程度低くなると、ＮＯＲ
７の出力が”０”→”１”に変化し、ＮＭＯＳ１３が”
ＯＦＦ”→”ＯＮ”となりそれ以降、出力端子１９及び
外部負荷２０の電位が”０”になるまでＮＭＯＳ１３，
１４を電流が流れる。
を用いて説明する。まず接地線レベルを”０”、電源線
レベルを”１”とし、出力端子１９は外部負荷２０が接
続されていると仮定する。内部信号端子１及び出力端子
１９が”０”の時、インバータ５，ＮＡＮＤゲート２，
ＮＯＲゲート７の出力は”１”でＰＭＯＳ１０，１１
は”ＯＦＦ”、ＮＭＯＳ１３，１４は”ＯＮ”である。
内部信号端子１が”０”→”１”に変化する場合、イン
バータ５，ＮＯＲゲート７の出力が”１”→”０”に変
化し、ＮＭＯＳ１３，１４は”ＯＮ”→”ＯＦＦ”に、
ＰＭＯＳ１１は”ＯＦＦ”→”ＯＮ”となり、出力端子
１９及び外部負荷２０は、ＰＭＯＳ１１を流れる電流に
よって徐々に”０”から”１”に変化する。出力端子１
９の電圧がある程度高くなると、ＮＡＮＤ２の出力が”
１”→”０”に変化し、ＰＭＯＳ１０が”ＯＦＦ”→”
ＯＮ”となりそれ以降、出力端子１９及び外部負荷２０
の電荷が”１”になるまでＰＭＯＳ１０，１１を電流が
流れる。内部信号端子１が”１”→”０”に変化する場
合、インバータ５，ＮＡＮＤゲート２の出力が”０”
→”１”に変化し、ＰＭＯＳ１０，１１は”ＯＮ”→”
ＯＦＦ”に、ＮＭＯＳ１４は”ＯＦＦ”→”ＯＮ”とな
り、出力端子１９及び外部負荷２０は、ＮＭＯＳ１４を
流れる電流によって徐々に”１”から”０”に変化す
る。出力端子１９の電圧がある程度低くなると、ＮＯＲ
７の出力が”０”→”１”に変化し、ＮＭＯＳ１３が”
ＯＦＦ”→”ＯＮ”となりそれ以降、出力端子１９及び
外部負荷２０の電位が”０”になるまでＮＭＯＳ１３，
１４を電流が流れる。
【０００５】次に後者の例の動作を図６（ａ），（ｂ）
を用いて説明する。ＭＯＳＦＥＴがＰチャネル型の場
合、内部信号端子１が”１”→”０”に変化すると最初
にＭＯＳＦＥＴ＿Ａが”ＯＦＦ”→”ＯＮ”し、つぎに
ＭＯＳＦＥＴ＿Ａのポリシリゲートの抵抗成分で一定時
間遅れてＭＯＳＦＥＴ＿Ｂが、つぎにＭＯＳＦＥＴ＿Ｂ
のポリシリゲートの抵抗成分で一定時間遅れてＭＯＳＦ
ＥＴ＿Ｃが”ＯＦＦ”→”ＯＮ”する。このようにＭＯ
ＳＦＥＴ＿Ａ〜Ｆが順次”ＯＦＦ”→”ＯＮ”し、駆動
能力が徐々に増加する。
を用いて説明する。ＭＯＳＦＥＴがＰチャネル型の場
合、内部信号端子１が”１”→”０”に変化すると最初
にＭＯＳＦＥＴ＿Ａが”ＯＦＦ”→”ＯＮ”し、つぎに
ＭＯＳＦＥＴ＿Ａのポリシリゲートの抵抗成分で一定時
間遅れてＭＯＳＦＥＴ＿Ｂが、つぎにＭＯＳＦＥＴ＿Ｂ
のポリシリゲートの抵抗成分で一定時間遅れてＭＯＳＦ
ＥＴ＿Ｃが”ＯＦＦ”→”ＯＮ”する。このようにＭＯ
ＳＦＥＴ＿Ａ〜Ｆが順次”ＯＦＦ”→”ＯＮ”し、駆動
能力が徐々に増加する。
【０００６】内部信号端子１が”０”→”１”に変化す
る場合も同様にＭＯＳＦＥＴ”Ａ〜Ｆが順次”ＯＮ”
→”ＯＦＦ”し、駆動能力が徐々に減少する。
る場合も同様にＭＯＳＦＥＴ”Ａ〜Ｆが順次”ＯＮ”
→”ＯＦＦ”し、駆動能力が徐々に減少する。
【０００７】
【発明が解決しようとする課題】従来の半導体集積回路
装置の高駆動出力バッファは、前者の例では制御回路が
複雑になり、後者の例では”ＯＮ”→”ＯＦＦ”に時間
がかかるので貫通電流が大きくなるという問題がある。
装置の高駆動出力バッファは、前者の例では制御回路が
複雑になり、後者の例では”ＯＮ”→”ＯＦＦ”に時間
がかかるので貫通電流が大きくなるという問題がある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
装置は、複数のトランジスタのソース、ドレイン又はコ
レクタ、エミッタはそれぞ共通に接続し、ゲート又はベ
ースは、任意の数毎に前述のトランジスタと同じキャリ
アのＭＯＳＦＥＴのＯＮしたチャネルを介して直列に接
続されるトランジスタ群から構成された高駆動出力バッ
ファを有する。
装置は、複数のトランジスタのソース、ドレイン又はコ
レクタ、エミッタはそれぞ共通に接続し、ゲート又はベ
ースは、任意の数毎に前述のトランジスタと同じキャリ
アのＭＯＳＦＥＴのＯＮしたチャネルを介して直列に接
続されるトランジスタ群から構成された高駆動出力バッ
ファを有する。
【０００９】
【実施例】次に本発明ついて図面を参照して説明する。
図１（ａ）は本発明の第一の実施例の回路図である。入
力を内部信号端子１に接続される反転増幅器（以下イン
バータと称す）５からなる制御回路８と、ソースを電源
線ＶＤＤに、ゲートをインバータ５の出力に、ドレイン
を出力端子１９に接続される第一のＰチャネル型ＭＯＳ
ＦＥＴ（以下ＰＭＯＳと略す）９と、ソースを電源線Ｖ
ＤＤに、ドレインを出力端子１９に接続される第二のＰ
ＭＯＳ１０と、ソースを接地線ＧＮＤに、ゲートをイン
バータ５の出力に、ドレインを出力端子１９に接続され
る第一のＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと略
す）１２と、ソースを接地線ＧＮＤに、ソース及びドレ
インをＰＭＯＳ９，１０のゲートに接続される第三のＰ
ＭＯＳ１１と、ゲートを電源線ＶＤＤに、ソース及びド
レインをＮＭＯＳ１２，１３のゲートに接続される第三
のＮＭＯＳ１４を有する。
図１（ａ）は本発明の第一の実施例の回路図である。入
力を内部信号端子１に接続される反転増幅器（以下イン
バータと称す）５からなる制御回路８と、ソースを電源
線ＶＤＤに、ゲートをインバータ５の出力に、ドレイン
を出力端子１９に接続される第一のＰチャネル型ＭＯＳ
ＦＥＴ（以下ＰＭＯＳと略す）９と、ソースを電源線Ｖ
ＤＤに、ドレインを出力端子１９に接続される第二のＰ
ＭＯＳ１０と、ソースを接地線ＧＮＤに、ゲートをイン
バータ５の出力に、ドレインを出力端子１９に接続され
る第一のＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと略
す）１２と、ソースを接地線ＧＮＤに、ソース及びドレ
インをＰＭＯＳ９，１０のゲートに接続される第三のＰ
ＭＯＳ１１と、ゲートを電源線ＶＤＤに、ソース及びド
レインをＮＭＯＳ１２，１３のゲートに接続される第三
のＮＭＯＳ１４を有する。
【００１０】次に前者の例の動作を図１（ａ），（ｂ）
を用いて説明する。まず接地線レベルを”０”、電源線
レベルを”１”とし、出力端子１９は外部負荷２０が接
続されていると仮定する。内部信号端子１が”０”の
時、インバータ１の出力は”１”でＰＭＯＳ９，１０
は”ＯＦＦ”、ＮＭＯＳ１２，１３は”ＯＮ”で出力端
子１９は”０”である。内部信号端子１が”０”→”
１”に変化する場合、インバータ５の出力は”１”→”
０”に変化し、ＮＭＯＳ１２，１３は”ＯＮ”→”ＯＦ
Ｆ”に、ＰＭＯＳ９，１０は”ＯＦＦ”→”ＯＮ”、と
なり、出力端子１９及び外部負荷２０は”０”から”
１”に変化する。ここで、ＰＭＯＳ１１はＰＭＯＳ１０
のゲートに接続したほうがソースに、ＰＭＯＳ９のゲー
トに接続したほうがドレインに、ＮＭＯＳ１４はＮＭＯ
Ｓ１２のゲートに接続したほうがソースに、ＮＭＯＳ１
３のゲートに接続したほうがドレインとなり、基板電圧
効果（Ｂａｃｋ−Ｂｉａｓ−Ｅｆｆｅｃｔ）により、Ｐ
ＭＯＳ１１のソース、ドレイン間のインビーダンスは大
きくなるが、ＮＭＯＳ１４のソース、ドレイン間のイン
ピーダンスは大きくならない為、ＮＭＯＳ１３のゲート
電位はＮＭＯＳ１２のゲート電位と殆ど同様に変化する
が、ＰＭＯＳ１０のゲート電位はＰＭＯＳ９のゲート電
位よりも緩やかに変化する。次に内部信号端子１が”
１”→”０〒に変化する場合、インバータ５の出力が”
０”→”１”に変化し、ＰＭＯＳ１０，１１は”ＯＮ”
→”ＯＦＦ”に、ＮＭＯＳ１２，１３は”ＯＦＦ”→”
ＯＮ”となり、出力端子１９及び外部負荷２０は”１”
から”０”に変化する。ここで、ＰＭＯＳ１１はＰＭＯ
Ｓ１０のゲートに接続したほうがドレインに、ＰＭＯＳ
９のゲートに接続したほうがソースに、ＮＭＯＳ１４は
ＮＭＯＳ１２のゲートに接続したほうがドレインに、Ｎ
ＭＯＳ１３のゲートに接続したほうがソースとなり、基
板電圧効果（Ｂａｃｋ−Ｂｉａｓ−Ｅｆｆｅｃｔ）によ
り、ＮＭＯＳ１４のソース、ドレイン間のインピーダン
スは大きくなるが、ＰＭＯＳ１１のソース、ドレイン間
のインピーダンスは大きくならない為、ＰＭＯＳ１０の
ゲート電位はＰＭＯＳ９のゲート電位と殆ど同様に変化
するがＮＭＯＳ１３のゲート電位はＮＭＯＳ１２のゲー
ト電位よりも緩やかに変化する。内部信号端子１が”
１”の時は、インバータ１の出力は”１”でＰＭＯＳ
９，１０は”ＯＮ”、ＮＭＯＳ１２，１３は”ＯＦＦ”
で出力端子１９は”１”である。以上の様に、”ＯＦ
Ｆ”→”ＯＮ”に変化する側の第二のトランジスタのゲ
ート電位が緩やかに変化するので、駆動力も緩やかに増
加し、電源線、接地線に生じるノイズは小さい。
を用いて説明する。まず接地線レベルを”０”、電源線
レベルを”１”とし、出力端子１９は外部負荷２０が接
続されていると仮定する。内部信号端子１が”０”の
時、インバータ１の出力は”１”でＰＭＯＳ９，１０
は”ＯＦＦ”、ＮＭＯＳ１２，１３は”ＯＮ”で出力端
子１９は”０”である。内部信号端子１が”０”→”
１”に変化する場合、インバータ５の出力は”１”→”
０”に変化し、ＮＭＯＳ１２，１３は”ＯＮ”→”ＯＦ
Ｆ”に、ＰＭＯＳ９，１０は”ＯＦＦ”→”ＯＮ”、と
なり、出力端子１９及び外部負荷２０は”０”から”
１”に変化する。ここで、ＰＭＯＳ１１はＰＭＯＳ１０
のゲートに接続したほうがソースに、ＰＭＯＳ９のゲー
トに接続したほうがドレインに、ＮＭＯＳ１４はＮＭＯ
Ｓ１２のゲートに接続したほうがソースに、ＮＭＯＳ１
３のゲートに接続したほうがドレインとなり、基板電圧
効果（Ｂａｃｋ−Ｂｉａｓ−Ｅｆｆｅｃｔ）により、Ｐ
ＭＯＳ１１のソース、ドレイン間のインビーダンスは大
きくなるが、ＮＭＯＳ１４のソース、ドレイン間のイン
ピーダンスは大きくならない為、ＮＭＯＳ１３のゲート
電位はＮＭＯＳ１２のゲート電位と殆ど同様に変化する
が、ＰＭＯＳ１０のゲート電位はＰＭＯＳ９のゲート電
位よりも緩やかに変化する。次に内部信号端子１が”
１”→”０〒に変化する場合、インバータ５の出力が”
０”→”１”に変化し、ＰＭＯＳ１０，１１は”ＯＮ”
→”ＯＦＦ”に、ＮＭＯＳ１２，１３は”ＯＦＦ”→”
ＯＮ”となり、出力端子１９及び外部負荷２０は”１”
から”０”に変化する。ここで、ＰＭＯＳ１１はＰＭＯ
Ｓ１０のゲートに接続したほうがドレインに、ＰＭＯＳ
９のゲートに接続したほうがソースに、ＮＭＯＳ１４は
ＮＭＯＳ１２のゲートに接続したほうがドレインに、Ｎ
ＭＯＳ１３のゲートに接続したほうがソースとなり、基
板電圧効果（Ｂａｃｋ−Ｂｉａｓ−Ｅｆｆｅｃｔ）によ
り、ＮＭＯＳ１４のソース、ドレイン間のインピーダン
スは大きくなるが、ＰＭＯＳ１１のソース、ドレイン間
のインピーダンスは大きくならない為、ＰＭＯＳ１０の
ゲート電位はＰＭＯＳ９のゲート電位と殆ど同様に変化
するがＮＭＯＳ１３のゲート電位はＮＭＯＳ１２のゲー
ト電位よりも緩やかに変化する。内部信号端子１が”
１”の時は、インバータ１の出力は”１”でＰＭＯＳ
９，１０は”ＯＮ”、ＮＭＯＳ１２，１３は”ＯＦＦ”
で出力端子１９は”１”である。以上の様に、”ＯＦ
Ｆ”→”ＯＮ”に変化する側の第二のトランジスタのゲ
ート電位が緩やかに変化するので、駆動力も緩やかに増
加し、電源線、接地線に生じるノイズは小さい。
【００１１】尚、本実施例はＣＭＯＳの通常出力バッフ
ァであるが、他のＢｉ−ＣＭＯＳ等のプロセスや、制御
回路の構成を変える事により３−Ｓｔａｔｅ出力バッフ
ァ，Ｏｐｅｎ−Ｄｒａｉｎ出力バッファを作れる事は明
白である。
ァであるが、他のＢｉ−ＣＭＯＳ等のプロセスや、制御
回路の構成を変える事により３−Ｓｔａｔｅ出力バッフ
ァ，Ｏｐｅｎ−Ｄｒａｉｎ出力バッファを作れる事は明
白である。
【００１２】図２は本発明の第二の実施例の回路図であ
る。第一の実施例では第三のＰＭＯＳ１１及びＮＭＯＳ
１４はエンハンスメントタイプであるが、本実施例では
ディプリーションタイプにしている。第三のＰＭＯＳ１
１，ＮＭＯＳ１４をディプリーションタイプにする事に
より、第二のＰＭＯＳ１０のゲートに印加される”０”
レベル及びＮＭＯＳ１３のゲートに印加される”１”レ
ベルが基板電圧効果によるレベル落ちの影響を受けにく
い為、駆動力の損失が無い。
る。第一の実施例では第三のＰＭＯＳ１１及びＮＭＯＳ
１４はエンハンスメントタイプであるが、本実施例では
ディプリーションタイプにしている。第三のＰＭＯＳ１
１，ＮＭＯＳ１４をディプリーションタイプにする事に
より、第二のＰＭＯＳ１０のゲートに印加される”０”
レベル及びＮＭＯＳ１３のゲートに印加される”１”レ
ベルが基板電圧効果によるレベル落ちの影響を受けにく
い為、駆動力の損失が無い。
【００１３】
【発明の効果】以上説明したように本発明の半導体集積
回路装置は、複数のトランジスタのソース、ドレイン又
はコレクタ、エミッタはそれぞれ共通に接続し、ゲート
又はベースは、任意の数毎に前述のトランジスタと同時
キャリアのＭＯＳＦＥＴのＯＮしたチャネルを介して直
列に接続されるトランジスタ群から構成された高駆動出
力バッファを有する事により、従来、最低３ゲート必要
だった制御回路を最低１ゲートと、回路を複数にせずに
動作ノイズを図３に示す様に小さくでき、且つ貫通電流
も小さくできる効果がある。
回路装置は、複数のトランジスタのソース、ドレイン又
はコレクタ、エミッタはそれぞれ共通に接続し、ゲート
又はベースは、任意の数毎に前述のトランジスタと同時
キャリアのＭＯＳＦＥＴのＯＮしたチャネルを介して直
列に接続されるトランジスタ群から構成された高駆動出
力バッファを有する事により、従来、最低３ゲート必要
だった制御回路を最低１ゲートと、回路を複数にせずに
動作ノイズを図３に示す様に小さくでき、且つ貫通電流
も小さくできる効果がある。
【図１】（ａ）は本発明の第１の実施例における回路
図。（ｂ）は本発明の第１の実施例における出力波形及
びノイズ波形。
図。（ｂ）は本発明の第１の実施例における出力波形及
びノイズ波形。
【図２】本発明の第２の実施例における回路図。
【図３】本発明の出力バッファ回路と従来の出力バッフ
ァ回路による出力波形及びノイズ波形。
ァ回路による出力波形及びノイズ波形。
【図４】（ａ）は高駆動出力バッファ回路図。（ｂ）は
高駆動出力バッファ回路における出力波形及びノイズ波
形。
高駆動出力バッファ回路における出力波形及びノイズ波
形。
【図５】（ａ）は従来の低ノイズ高駆動出力バッファ回
路図。（ｂ）は従来の低ノイズ高駆動出力バッファ回路
における出力波形及びノイズ波形。
路図。（ｂ）は従来の低ノイズ高駆動出力バッファ回路
における出力波形及びノイズ波形。
【図６】（ａ）は従来の低ノイズ用出力駆動素子等価回
路図。（ｂ）は従来の低ノイズ用出力駆動素子レイアウ
ト図。
路図。（ｂ）は従来の低ノイズ用出力駆動素子レイアウ
ト図。
１ 内部信号端子 ２ ＮＡＮＤゲート ５ インバータ ７ ＮＯＲゲート ８ 制御回路 ９〜１１ ＰチャネルＭＯＳＦＥＴ １２〜１４ ＮチャネルＭＯＳＦＥＴ １９ 出力端子 ２０ 外部負荷 Ａ〜Ｆ ＭＯＳＦＥＴ ＡＬ アルミ配線 ＶＤＤ 電源線 ＧＮＤ 接地線
Claims (1)
- 【請求項１】 複数のトランジスタのソース、ドレイン
又はコレクタ、エミッタはそれぞれ共通に接続し、ゲー
ト又はベースは、任意の数毎に前述のトランジスタと同
じキャリアのＭＯＳＦＥＴのＯＮしたチャネルを介して
直列に接続されるトランジスタ群から構成された高駆動
出力バッファを有する事を特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194399A JP2885617B2 (ja) | 1993-08-05 | 1993-08-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5194399A JP2885617B2 (ja) | 1993-08-05 | 1993-08-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750562A true JPH0750562A (ja) | 1995-02-21 |
| JP2885617B2 JP2885617B2 (ja) | 1999-04-26 |
Family
ID=16323956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5194399A Expired - Fee Related JP2885617B2 (ja) | 1993-08-05 | 1993-08-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885617B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007049170A1 (en) * | 2005-10-25 | 2007-05-03 | Nxp B.V. | Finfet transistors |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6648489B2 (ja) * | 2015-10-30 | 2020-02-14 | セイコーエプソン株式会社 | バッファー回路、半導体集積回路装置、発振器、電子機器及び基地局 |
-
1993
- 1993-08-05 JP JP5194399A patent/JP2885617B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007049170A1 (en) * | 2005-10-25 | 2007-05-03 | Nxp B.V. | Finfet transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2885617B2 (ja) | 1999-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6759876B2 (en) | Semiconductor integrated circuit | |
| JPH05191257A (ja) | 半導体回路の出力段に配置される出力回路 | |
| US4996449A (en) | Output circuit having high speed operation and low power dissipation | |
| KR20010108290A (ko) | 절연층상의 실리콘(ｓｏｉ) 도미노 회로 내에서바이폴라를 제거하기 위한 방법 및 장치 | |
| JPS61154312A (ja) | 駆動回路 | |
| KR100263785B1 (ko) | 상보형 금속 산화막 반도체 회로 | |
| US6304105B1 (en) | Level shifter circuit | |
| JP2885617B2 (ja) | 半導体集積回路装置 | |
| JPH0677804A (ja) | 出力回路 | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| JPH05259834A (ja) | フリップフロップ回路 | |
| US5905395A (en) | Miller effect-based delay circuit | |
| JP2785569B2 (ja) | ３ステート・バッファ回路 | |
| JPH0746108A (ja) | Ｃｍｏｓアナログスイッチ | |
| JPS63250911A (ja) | 半導体集積回路装置 | |
| JPH04248713A (ja) | 出力回路 | |
| JPH05206840A (ja) | 半導体集積回路 | |
| JP2864771B2 (ja) | 半導体集積回路 | |
| JP3254635B2 (ja) | 半導体装置 | |
| JPH08162943A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH07183788A (ja) | トライステートバッファ回路 | |
| JPH0750771B2 (ja) | 半導体装置 | |
| JPS6380620A (ja) | 出力回路 | |
| JPH07221629A (ja) | Ｃｍｏｓ回路、及び半導体集積回路 | |
| JPS62249521A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990112 |
|
| LAPS | Cancellation because of no payment of annual fees |