JPH07183788A - トライステートバッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】 トライステートバッファ回路において、動作
速度の高速化、低消費電力化及び集積度の向上を図る。 【構成】 最終出力段トランジスタであるＭＩＳＦＥＴ
Ｐ４及びＮ４を含めて８個のＭＩＳＦＥＴＰ１〜Ｐ４及
びＮ１〜Ｎ４とインバータ回路Ｌ１の２個のＭＩＳＦＥ
Ｔとの合計１０個のＭＩＳＦＥＴでトライステートバッ
ファ回路が構成される。イネーブル信号Ｌ、入力信号Ｈ
の時、ＭＩＳＦＥＴＮ４のゲート電極に充電された電荷
の放電がＭＩＳＦＥＴＰ４よりも速い。イネーブル信号
Ｌ、入力信号Ｌの時、ＭＩＳＦＥＴＰ４のゲート電極へ
の充電がＭＩＳＦＥＴＮ４よりも速い。このような回路
動作の結果、貫通電流が減少される。また、イネーブル
信号がＭＩＳＦＥＴＰ３を通してＭＩＳＦＥＴＰ４に若
しくはＭＩＳＦＥＴＮ３を通してＭＩＳＦＥＴＮ４に伝
達される。また、ＭＩＳＦＥＴＰ２及びＮ２のゲート長
が長く、ゲート幅が短く形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、出力バッファ回路に関
し、特に半導体集積回路装置に搭載されるトライステー
トバッファ回路に関する。

【０００２】

【従来の技術】特定用途向けの半導体集積回路装置（Ａ
ＳＩＣ）に搭載されるトライステートバッファ回路の構
成を図４に示し、真理値表を図５に示す。トライステー
トバッファ回路は、ｐチャネルＭＯＳＦＥＴ（Ｍetal
Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransisto
r ）Ｐ、ｎチャネルＭＯＳＦＥＴＮ、ＮＡＮＤゲート回
路Ｌ２、ＮＯＲゲート回路Ｌ３及びインバータ回路Ｌ４
で構成される。ｐチャネルＭＯＳＦＥＴＰ及びｎチャネ
ルＭＯＳＦＥＴＮは最終出力段のトランジスタとして使
用される。ＮＡＮＤゲート回路Ｌ２及びＮＯＲゲート回
路Ｌ３は最終出力段の前段の論理回路（又は入力初段の
論理回路）として使用される。インバータ回路Ｌ４は論
理回路であるが、入力信号（入力イネーブル信号）の反
転に使用される。図４中、符号Ｄは入力信号端子、符号
ＥＮは入力イネーブル信号端子、符号Ｙは出力信号端子
である。また、ｐチャネルＭＯＳＦＥＴＰのソース領域
には電源Ｖddが接続され、ｎチャネルＭＯＳＦＥＴＮの
ソース領域は接地ＧＮＤされる。

【０００３】図５に示すように、このトライステートバ
ッファ回路においては入力イネーブル信号ＥＮがＬレベ
ルであれば出力信号端子Ｙには入力信号端子の信号レベ
ルがそのまま反映される。また、入力イネーブル信号Ｅ
ＮがＨレベルである場合、入力信号端子にＬ、Ｈレベル
のいずれの信号レベルが入力されてもｐチャネルＭＯＳ
ＦＥＴＰ及びｎチャネルＭＯＳＦＥＴＮはともに非駆動
（ＯＦＦ）状態になり、出力信号端子Ｙにハイインピー
ダンス状態が出力される。

【０００４】

【発明が解決しようとする課題】前述のトライステート
バッファ回路においては以下の点の配慮がなされていな
い。

【０００５】第１に、入力信号端子Ｄからの入力信号は
ＮＡＮＤゲート回路Ｌ２の複数段のトランジスタを介し
て最終出力段であるｐチャネルＭＯＳＦＥＴＰに、また
ＮＯＲゲート回路Ｌ３の複数段のトランジスタを介して
最終出力段であるｎチャネルＭＯＳＦＥＴＮに伝達され
る。一方、入力イネーブル信号端子ＥＮからの入力イネ
ーブル信号はインバータ回路Ｌ４及びＮＡＮＤゲート回
路Ｌ２の複数段のトランジスタを介して最終出力段であ
るｐチャネルＭＯＳＦＥＴＰに、またＮＯＲゲート回路
Ｌ３の複数段のトランジスタを介して最終出力段である
ｎチャネルＭＯＳＦＥＴＮに伝達される。このため、入
力から出力までの間の信号伝達経路においてトランジス
タの段数に比例して信号の伝達に遅延が生じるので、入
力から出力までの応答速度が遅くなり、動作速度の高速
化が期待できない。

【０００６】第２に、トライステートバッファ回路の前
段論理回路においては論理を保持するために論理回路を
構成するＭＯＳＦＥＴのゲート幅／ゲート長の比が同一
に設定される。つまり、前段論理回路を構成する複数の
トランジスタの動作速度（スイッチング速度）が各々等
しくなり、ほぼ同一のタイミングにおいてＮＡＮＤゲー
ト回路Ｌ２でｐチャネルＭＯＳＦＥＴＰの駆動が制御さ
れ、かつＮＯＲゲート回路Ｌ３でｎチャネルＭＯＳＦＥ
ＴＮの駆動が制御される。このため、最終出力段である
ｐチャネルＭＯＳＦＥＴＰ及びｎチャネルＭＯＳＦＥＴ
Ｎにおいて、一方の駆動開始の直後及び他方の駆動終了
の直前で導通タイミングが一致され、電源と接地との間
に貫通電流が流れる。相補型ＭＯＳＦＥＴ（ＣＭＯＳ）
においては当然ではあるが、この貫通電流が流れると消
費電力が増大される。

【０００７】第３に、トライステートバッファ回路にお
いては、ＮＡＮＤゲート回路Ｌ２及びＮＯＲゲート回路
Ｌ３が各々４個のＭＯＳＦＥＴで構成され、インバータ
回路Ｌ４及び最終出力段が各々２個のＭＯＳＦＥＴで構
成されるので、合計１２個のＭＯＳＦＥＴが使用され
る。このため、トランジスタ数が多く、トライステート
バッファ回路の占有面積が増大されるので、半導体集積
回路装置の集積度が低下される。

【０００８】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、動作速度の高速
化、低消費電力化及び集積度の向上が図れるトライステ
ートバッファ回路の提供を目的とする。

【０００９】

【課題を解決するための手段】このような目的を達成す
るために、請求項１に係る発明は、半導体集積回路装置
に搭載されるトライステートバッファ回路において、電
源にソース領域が接続され、入力信号端子にゲート電極
が接続された第１導電型の第１ＭＩＳＦＥＴ（Ｍetal
Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔrans
istor ）と、前記第１ＭＩＳＦＥＴのドレイン領域にソ
ース領域が接続され、入力イネーブル信号端子にゲート
電極が接続される第１導電型の第２ＭＩＳＦＥＴと、ソ
ース領域が接地され、前記入力信号端子にゲート電極が
接続された第２導電型の第３ＭＩＳＦＥＴと、前記第３
ＭＩＳＦＥＴのドレイン領域にソース領域が接続され、
前記入力イネーブル信号端子にインバータ回路を介して
ゲート電極が接続された第２導電型の第４ＭＩＳＦＥＴ
と、前記電源にソース領域が接続され、前記インバータ
回路の出力端子にゲート電極が接続された第１導電型の
第５ＭＩＳＦＥＴと、ソース領域が接地され、前記入力
イネーブル信号端子にゲート電極が接続された第２導電
型の第６ＭＩＳＦＥＴと、電源にソース領域が接続さ
れ、出力信号端子にドレイン領域が接続され、前記第１
ＭＩＳＦＥＴ、第４ＭＩＳＦＥＴ及び第５ＭＩＳＦＥＴ
の各々のドレイン領域にゲート電極が接続された第１導
電型の第７ＭＩＳＦＥＴと、ソース領域が接地され、前
記出力信号端子にドレイン領域が接続され、前記第３Ｍ
ＩＳＦＥＴ、第２ＭＩＳＦＥＴ及び第６ＭＩＳＦＥＴの
各々のドレイン領域にゲート電極が接続された第２導電
型の第８ＭＩＳＦＥＴと、を備えたことを特徴とする。

【００１０】請求項２に係る発明は、前記トライステー
トバッファ回路において、前記第２及び第４ＭＩＳＦＥ
Ｔの各々のゲート長寸法が前記第１、第３、第５及び第
６ＭＩＳＦＥＴの各々のゲート長寸法に比べて大きく形
成され、前記第２及び第４ＭＩＳＦＥＴの各々のゲート
幅寸法が前記第１、第３、第５及び第６ＭＩＳＦＥＴの
各々のゲート幅寸法に比べて小さく形成されることを特
徴とする。

【００１１】請求項３に係る発明は、前記トライステー
トバッファ回路において、入力イネーブル信号端子に入
力される極性が反転されたことを特徴とする。

【００１２】

【作用】請求項１に係る発明によれば、以下の作用効果
が得られる。

【００１３】第１に、前記第７ＭＩＳＦＥＴのゲート電
極に充電された電荷の放電経路においては、第４及び第
３ＭＩＳＦＥＴ、又は第２及び第３ＭＩＳＦＥＴが介在
される。一方、第８ＭＩＳＦＥＴのゲート電極への充電
経路においては、第１及び第２ＭＩＳＦＥＴ、又は第１
及び第４ＭＩＳＦＥＴが介在される。従って、前記放電
経路、充電経路は各々２段のトランジスタが介在される
ので、前記第７ＭＩＳＦＥＴにおいて放電にともなう駆
動速度が遅くされ、第８ＭＩＳＦＥＴにおいて充電にと
もなう駆動速度が遅くされる。

【００１４】第２に、前述の第１及び第２の作用効果に
より、前記第７ＭＩＳＦＥＴの駆動速度に比べて第８Ｍ
ＩＳＦＥＴの非駆動速度が速くされ、前記第７ＭＩＳＦ
ＥＴの非駆動速度に比べて第８ＭＩＳＦＥＴの駆動速度
が遅くされる。従って、第７及び第８ＭＩＳＦＥＴにお
いて一方の駆動開始の直後及び他方の駆動終了の直前で
導通タイミングがずれるので、電源と接地との間に流れ
る貫通電流が減少され、低消費電力化が図れる。

【００１５】第３に、入力イネーブル信号端子から入力
されるイネーブル信号は前記インバータ回路及び第５Ｍ
ＩＳＦＥＴを通して最終出力段である第７ＭＩＳＦＥＴ
のゲート電極に入力される。一方、前記入力イネーブル
信号端子から入力されるイネーブル信号は直接第６ＭＩ
ＳＦＥＴを通して最終出力段である第８ＭＩＳＦＥＴの
ゲート電極に入力される。すなわち、前記入力イネーブ
信号端子から最終出力段である第７及び第８ＭＩＳＦＥ
Ｔのゲート電極までの間の信号伝達経路においてトラン
ジスタ段数が減少される（前者は２段、後者は１段）。
従って、前記入力イネーブル信号端子にイネーブル信号
が入力されてから出力信号端子にハイインピーダンス状
態が出力されるまでの応答速度の高速化が図れる。

【００１６】第４に、第１ＭＩＳＦＥＴから第８ＭＩＳ
ＦＥＴまでの８個のＭＩＳＦＥＴ、及び前記インバータ
回路を構成する２個のＭＩＳＦＥＴの合計１０個のＭＩ
ＳＦＥＴでトライステートバッファ回路が構成される。
従って、従来のトライステートバッファ回路に比べて２
個分のＭＩＳＦＥＴが減少されるので、トライステート
バッファ回路の占有面積が減少される。このトライステ
ートバッファ回路の占有面積の減少によって、半導体集
積回路装置の集積度が向上される。

【００１７】請求項２に係る発明によれば、前記第２及
び第４ＭＩＳＦＥＴは各々ゲート長の増加及びゲート幅
の減少で電流を流れにくくしているので（抵抗素子とし
て作用させるので）、前記請求項１に係る発明の第２作
用効果がより顕著にされる。請求項３に係る発明によれ
ば、入力イネーブル信号の極性を反転しても、前述と同
様の作用効果が得られる。

【００１８】

【実施例】以下、本発明の好適な実施例について、図面
を用いて説明する。

【００１９】本発明に係るトライステートバッファ回路
の回路構成を図１に示し、真理値表を図２に示す。

【００２０】図１に示すように、トライステートバッフ
ァ回路（３ステートバッファ回路）は例えば特定用途向
けの半導体集積回路装置の出力バッファ回路として搭載
される。このトライステートバッファ回路はｐチャネル
ＭＩＳＦＥＴＰ１〜Ｐ４、ｎチャネルＭＩＳＦＥＴＮ１
〜Ｎ４及びインバータ回路Ｌ１で構成される。

【００２１】前記ｐチャネルＭＩＳＦＥＴＰ１において
は、ソース領域が電源Ｖddに接続され、ゲート電極が入
力信号端子Ｄに接続される。ｐチャネルＭＩＳＦＥＴＰ
２においては、ソース領域がｐチャネルＭＩＳＦＥＴＰ
１のドレイン領域に接続され、ゲート電極が入力イネー
ブル信号端子ＥＮに接続される。ｐチャネルＭＩＳＦＥ
ＴＰ３においては、ソース領域が電源Ｖddに接続され、
ゲート電極がインバータ回路Ｌ１を通して入力イネーブ
ル信号端子ＥＮに接続される。これらのｐチャネルＭＩ
ＳＦＥＴＰ１〜Ｐ３は最終出力段の前段のトランジスタ
（一部においては入力初段のトランジスタ）として使用
され、基本的には論理回路として構成されるのではなく
スイッチ素子として構成される。

【００２２】ｐチャネルＭＩＳＦＥＴＰ４は最終出力段
トランジスタとして使用される。このｐチャネルＭＩＳ
ＦＥＴＰ４においては、ソース領域が電源Ｖddに接続さ
れ、ドレイン領域が出力信号端子Ｙに接続される。ゲー
ト電極はｐチャネルＭＩＳＦＥＴＰ１のドレイン領域、
ｐチャネルＭＩＳＦＥＴＰ３のドレイン領域及びｎチャ
ネルＭＩＳＦＥＴＮ２のドレイン領域に接続される。

【００２３】一方、前記ｎチャネルＭＩＳＦＥＴＮ１に
おいては、ソース領域が接地ＧＮＤに接続され、ゲート
電極が入力信号端子Ｄに接続される。ｎチャネルＭＩＳ
ＦＥＴＮ２においては、ソース領域がｎチャネルＭＩＳ
ＦＥＴＮ１のドレイン領域に接続され、ゲート電極がイ
ンバータ回路Ｌ１を通して入力イネーブル信号端子ＥＮ
に接続される。ｎチャネルＭＩＳＦＥＴＮ３において
は、ソース領域が接地ＧＮＤに接続され、ゲート電極が
入力イネーブル信号端子ＥＮに接続される。これらのｎ
チャネルＭＩＳＦＥＴＮ１〜Ｎ３は同様に最終出力段の
前段のトランジスタ（一部においては入力初段のトラン
ジスタ）として使用され、基本的には論理回路として構
成されるのではなくスイッチ素子として構成される。

【００２４】ｎチャネルＭＩＳＦＥＴＮ４は最終出力段
トランジスタとして使用される。このｎチャネルＭＩＳ
ＦＥＴＮ４においては、ソース領域が接地ＧＮＤに接続
され、ドレイン領域が出力信号端子Ｙに接続される。ゲ
ート電極はｎチャネルＭＩＳＦＥＴＮ１のドレイン領
域、ｎチャネルＭＩＳＦＥＴＮ３のドレイン領域及びｐ
チャネルＭＩＳＦＥＴＰ２のドレイン領域に接続され
る。

【００２５】このように構成されるトライステートバッ
ファ回路においては、図３に示すように、前述のｐチャ
ネルＭＩＳＦＥＴＰ２のゲート長寸法が他のｐチャネル
ＭＩＳＦＥＴＰ１及びＰ３のゲート長寸法に比べて大き
く構成される。また、ｐチャネルＭＩＳＦＥＴＰ２のゲ
ート幅寸法が他のｐチャネルＭＩＳＦＥＴＰ１及びＰ３
のゲート幅寸法に比べて小さく構成される。

【００２６】一例を示せば、ｐチャネルＭＩＳＦＥＴＰ
２のゲート長寸法が１６μｍ、ゲート幅寸法が２μｍに
設定される。これに対してｐチャネルＭＩＳＦＥＴＰ１
及びＰ３のゲート長寸法が ０. ８μｍ、ゲート幅寸法
が１０μｍに設定される。ゲート長寸法の増加率は２０
倍であり、ゲート幅の縮小率は５分の１である。ゲート
長寸法の増加はチャネル抵抗の増加になり、ゲート幅寸
法の縮小はソース−ドレイン間電流量の減少になる。従
って、ｐチャネルＭＩＳＦＥＴＰ２を充電経路とする場
合又は放電経路とする場合のいずれにおいても、充電速
度又は放電速度が低下される。

【００２７】同様に、ｎチャネルＭＩＳＦＥＴＮ２のゲ
ート長寸法が他のｎチャネルＭＩＳＦＥＴＮ１及びＮ３
のゲート長寸法に比べて大きく構成され、ゲート幅寸法
が他に比べて小さく構成される。

【００２８】前記最終出力段のトランジスタとしてのｐ
チャネルＭＩＳＦＥＴＰ４及びｎチャネルＭＩＳＦＥＴ
Ｎ４は１つ又は複数個の外部の半導体集積回路装置を駆
動する。従って、ｐチャネルＭＩＳＦＥＴＰ４及びｎチ
ャネルＭＩＳＦＥＴＮ４のゲート幅寸法はｐチャネルＭ
ＩＳＦＥＴＰ１〜Ｐ３及びｎチャネルＭＩＳＦＥＴＮ１
〜Ｎ３のゲート幅寸法に比べてかなり大きく構成され
る。同様の理由から、ｐチャネルＭＩＳＦＥＴＰ４及び
ｎチャネルＭＩＳＦＥＴＮ４のゲート長寸法はｐチャネ
ルＭＩＳＦＥＴＰ１、Ｐ３、ｎチャネルＭＩＳＦＥＴＮ
１及びＮ３のゲート長寸法と同一か、ｐチャネルＭＩＳ
ＦＥＴＰ２及びｎチャネルＭＩＳＦＥＴＮ２のゲート長
寸法に比べて小さく構成される。

【００２９】また、前記インバータ回路Ｌ１はｐチャネ
ルＭＩＳＦＥＴ及びｎチャネルＭＩＳＦＥＴで構成さ
れ、基本的にはｐチャネルＭＩＳＦＥＴＰ１、Ｐ３、ｎ
チャネルＭＩＳＦＥＴＮ１及びＮ３のゲート長寸法と同
一及びゲート幅寸法と同一で構成される。

【００３０】次に、前述のトライステートバッファ回路
の回路動作について、以下に説明する。

【００３１】ＥＮ＝Ｌ、Ｄ＝Ｈの場合 入力イネーブル信号端子ＥＮにＬレベルが、入力信号端
子ＤにＨレベルが各々入力される。この入力に基づい
て、ｐチャネルＭＩＳＦＥＴＰ１、Ｐ３及びｎチャネル
ＭＩＳＦＥＴＮ３が非駆動状態（ＯＦＦ）になり、ｐチ
ャネルＭＩＳＦＥＴＰ２、ｎチャネルＭＩＳＦＥＴＮ１
及びＮ２が駆動状態（ＯＮ）になる。

【００３２】ｎチャネルＭＩＳＦＥＴＮ１のゲート電極
は入力信号端子Ｄに直接接続され、スイッチング速度が
速い。従って、ｎチャネルＭＩＳＦＥＴＮ４のゲート電
極に充電された電荷が即座に放電され、ｎチャネルＭＩ
ＳＦＥＴＮ４が非駆動状態にされる。

【００３３】一方、ｐチャネルＭＩＳＦＥＴＰ４のゲー
ト電極に充電されていた電荷はｐチャネルＭＩＳＦＥＴ
Ｐ２及びｎチャネルＭＩＳＦＥＴＮ１を通過する放電経
路、及びｎチャネルＭＩＳＦＥＴＮ１及びＮ２を通過す
る放電経路を通して放電される。いずれの放電経路にお
いても複数段のトランジスタを通過し、しかもゲート長
寸法が増大されかつゲート幅寸法が縮小されたｐチャネ
ルＭＩＳＦＥＴＰ２かｎチャネルＭＩＳＦＥＴＮ２を通
過する。従って、放電時間が増加され、若干の遅延時間
をもってｐチャネルＭＩＳＦＥＴＰ４が駆動状態にされ
る。

【００３４】結果的に、最終出力段のトランジスタであ
るｐチャネルＭＩＳＦＥＴＰ４を通して電源Ｖddが出力
信号端子Ｙに供給され（付加容量に充電され）、出力信
号端子ＹにＨレベルが出力される。

【００３５】ＥＮ＝Ｌ、Ｄ＝Ｌの場合 入力イネーブル信号端子ＥＮ及び入力信号端子ＤにＬレ
ベルが入力される。この入力に基づいて、ｐチャネルＭ
ＩＳＦＥＴＰ１、Ｐ２及びｎチャネルＭＩＳＦＥＴＮ２
が駆動状態になり、ｐチャネルＭＩＳＦＥＴＰ３、ｎチ
ャネルＭＩＳＦＥＴＮ１及びＮ３が非駆動状態になる。

【００３６】ｐチャネルＭＩＳＦＥＴＰ１のゲート電極
は入力信号端子Ｄに直接接続され、スイッチング速度が
速い。従って、ｐチャネルＭＩＳＦＥＴＰ４のゲート電
極に即座に充電され、ｐチャネルＭＩＳＦＥＴＰ４が非
駆動状態にされる。

【００３７】一方、ｎチャネルＭＩＳＦＥＴＮ４のゲー
ト電極にはｐチャネルＭＩＳＦＥＴＰ１及びｎチャネル
ＭＩＳＦＥＴＮ２を通過する充電経路、及びｐチャネル
ＭＩＳＦＥＴＰ１及びＰ２を通過する充電経路を通して
充電される。いずれの充電経路においても複数段のトラ
ンジスタを通過し、しかもゲート長寸法が増大されかつ
ゲート幅寸法が縮小されたｐチャネルＭＩＳＦＥＴＰ２
かｎチャネルＭＩＳＦＥＴＮ２を通過する。従って、充
電時間が増加され、若干の遅延時間をもってｎチャネル
ＭＩＳＦＥＴＮ４が駆動状態にされる。

【００３８】結果的に、最終出力段のトランジスタであ
るｎチャネルＭＩＳＦＥＴＮ４を通して出力信号端子Ｙ
の付加容量に充電された電荷が放電され、出力信号端子
ＹにＬレベルが出力される。

【００３９】ＥＮ＝Ｈ、Ｄ＝Ｈの場合 入力イネーブル信号端子ＥＮ及び入力信号端子ＤにＨレ
ベルが入力される。この入力に基づいて、ｐチャネルＭ
ＩＳＦＥＴＰ１、Ｐ２及びｎチャネルＭＩＳＦＥＴＮ２
が非駆動状態になり、ｐチャネルＭＩＳＦＥＴＰ３、ｎ
チャネルＭＩＳＦＥＴＮ１及びＮ３が駆動状態になる。

【００４０】ｎチャネルＭＩＳＦＥＴＮ１のゲート電極
は入力信号端子Ｄに直接接続され、ｎチャネルＭＩＳＦ
ＥＴＮ３のゲート電極も入力イネーブル信号端子ＥＮに
直接接続されているので、ｎチャネルＭＩＳＦＥＴＮ１
及びＮ３はスイッチング速度が速い。従って、ｎチャネ
ルＭＩＳＦＥＴＮ４のゲート電極に充電された電荷がｎ
チャネルＭＩＳＦＥＴＮ１及びＮ３を通して即座に放電
され、ｎチャネルＭＩＳＦＥＴＮ４が非駆動状態にされ
る。

【００４１】一方、ｐチャネルＭＩＳＦＥＴＰ４のゲー
ト電極にはｐチャネルＭＩＳＦＥＴＰ３を通して電源Ｖ
ddが供給される。ｐチャネルＭＩＳＦＥＴＰ３のゲート
電極はインバータ回路Ｌ１を通して、つまり１段の論理
回路（一段のトランジスタと等価）しか通さずに入力イ
ネーブル信号端子ＥＮに接続されるので、スイッチング
速度が速い。従って、即座にｐチャネルＭＩＳＦＥＴＰ
４のゲート電極が充電され、このｐチャネルＭＩＳＦＥ
ＴＰ４が非駆動状態にされる。

【００４２】結果的に、最終出力段のトランジスタであ
るｐチャネルＭＩＳＦＥＴＰ４及びｎチャネルＭＩＳＦ
ＥＴＮ４がいずれも非駆動状態にされ、出力信号端子Ｙ
にハイインピーダンス状態Ｚが出力される。

【００４３】ＥＮ＝Ｈ、Ｄ＝Ｌの場合 入力イネーブル信号端子ＥＮにＨレベルが、入力信号端
子ＤにＬレベルが各々入力される。この入力に基づい
て、ｐチャネルＭＩＳＦＥＴＰ１、Ｐ３及びｎチャネル
ＭＩＳＦＥＴＮ３が駆動状態になり、ｐチャネルＭＩＳ
ＦＥＴＰ２、ｎチャネルＭＩＳＦＥＴＮ１及びＮ２が非
駆動状態になる。

【００４４】ｎチャネルＭＩＳＦＥＴＮ３のゲート電極
は入力イネーブル信号端子ＥＮに直接接続されているの
で、ｎチャネルＭＩＳＦＥＴＮ３のスイッチング速度が
速い。従って、ｎチャネルＭＩＳＦＥＴＮ４のゲート電
極に充電された電荷がｎチャネルＭＩＳＦＥＴＮ３を通
して即座に放電され、ｎチャネルＭＩＳＦＥＴＮ４が非
駆動状態にされる。

【００４５】一方、ｐチャネルＭＩＳＦＥＴＰ４のゲー
ト電極にはｐチャネルＭＩＳＦＥＴＰ１及びＰ３を通し
て各々電源Ｖddが供給される。ｐチャネルＭＩＳＦＥＴ
Ｐ１のゲート電極は入力信号端子Ｄに直接接続されてい
るので、スイッチング速度が速い。また、スイッチング
速度についてはｐチャネルＭＩＳＦＥＴＰ１が支配的に
なるが、一応、ｐチャネルＭＩＳＦＥＴＰ３のゲート電
極はインバータ回路Ｌ１の１段の論理回路しか通さずに
入力イネーブル信号端子ＥＮに接続されるので、こちら
もスイッチング速度が速い。従って、即座にｐチャネル
ＭＩＳＦＥＴＰ４のゲート電極が充電され、このｐチャ
ネルＭＩＳＦＥＴＰ４が非駆動状態にされる。

【００４６】結果的に、最終出力段のトランジスタであ
るｐチャネルＭＩＳＦＥＴＰ４及びｎチャネルＭＩＳＦ
ＥＴＮ４がいずれも非駆動状態にされ、出力信号端子Ｙ
にハイインピーダンス状態Ｚが出力される。

【００４７】このように、上述のトライステートバッフ
ァ回路によれば、以下の作用効果が得られる。

【００４８】第１に、ｐチャネルＭＩＳＦＥＴＰ４のゲ
ート電極に充電された電荷の放電経路においては、ｎチ
ャネルＭＩＳＦＥＴＮ２及びＮ１、又はｐチャネルＭＩ
ＳＦＥＴＰ２及びｎチャネルＭＩＳＦＥＴＮ１が介在さ
れる。一方、ｎチャネルＭＩＳＦＥＴＮ４のゲート電極
への充電経路においては、ｐチャネルＭＩＳＦＥＴＰ１
及びＰ２、又はｐチャネルＭＩＳＦＥＴＰ１及びｎチャ
ネルＭＩＳＦＥＴＮ２が介在される。従って、前記放電
経路、充電経路は各々２段のトランジスタが介在される
ので、ｐチャネルＭＩＳＦＥＴＰ４において放電にとも
なう駆動速度が遅くされ、ｎチャネルＭＩＳＦＥＴＮ４
において充電にともなう駆動速度が遅くされる。

【００４９】第２に、前述の第１及び第２の作用効果に
より、ｐチャネルＭＩＳＦＥＴＰ４の駆動速度に比べて
ｎチャネルＭＩＳＦＥＴＮ４の非駆動速度が速くされ、
ｐチャネルＭＩＳＦＥＴＰ４の非駆動速度に比べてｎチ
ャネルＭＩＳＦＥＴＮ４の駆動速度が遅くされる。従っ
て、ｐチャネルＭＩＳＦＥＴＰ４及びｎチャネルＭＩＳ
ＦＥＴＮ４において一方の駆動開始の直後及び他方の駆
動終了の直前で導通タイミングがずれるので、電源Ｖdd
と接地ＧＮＤとの間に流れる貫通電流が減少され、低消
費電力化が図れる。

【００５０】第３に、入力イネーブル信号端子ＥＮから
入力されるイネーブル信号は前記インバータ回路Ｌ１及
びｐチャネルＭＩＳＦＥＴＰ３を通して最終出力段であ
るｐチャネルＭＩＳＦＥＴＰ４のゲート電極に入力され
る。一方、前記入力イネーブル信号端子ＥＮから入力さ
れるイネーブル信号は直接ｎチャネルＭＩＳＦＥＴＮ３
を通して最終出力段であるｎチャネルＭＩＳＦＥＴＮ４
のゲート電極に入力される。すなわち、前記入力イネー
ブ信号端子ＥＮから最終出力段であるｐチャネルＭＩＳ
ＦＥＴＰ４及びｎチャネルＭＩＳＦＥＴＮ４のゲート電
極までの間の信号伝達経路においてトランジスタ段数が
減少される（前者は２段、後者は１段）。従って、前記
入力イネーブル信号端子ＥＮにイネーブル信号が入力さ
れてから出力信号端子Ｙにハイインピーダンス状態Ｚが
出力されるまでの応答速度の高速化が図れる。

【００５１】第４に、ｐチャネルＭＩＳＦＥＴＰ１〜Ｐ
４からｎチャネルＭＩＳＦＥＴＮ１〜Ｎ４までの８個の
ＭＩＳＦＥＴ、及び前記インバータ回路Ｌ１を構成する
２個のＭＩＳＦＥＴの合計１０個のＭＩＳＦＥＴでトラ
イステートバッファ回路が構成される。従って、従来の
トライステートバッファ回路に比べて２個分のＭＩＳＦ
ＥＴが減少されるので、トライステートバッファ回路の
占有面積が減少される。このトライステートバッファ回
路の占有面積の減少によって、半導体集積回路装置の集
積度が向上される。

【００５２】第５に、ｐチャネルＭＩＳＦＥＴＰ２及び
ｎチャネルＭＩＳＦＥＴＮ２は各々ゲート長の増加及び
ゲート幅の減少で電流を流れにくくしているので（抵抗
素子として作用させるので）、前記第２作用効果がより
顕著にされる。

【００５３】なお、本発明は、前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において、種
々変更できる。

【００５４】例えば、本発明においては、前述のトライ
ステートバッファ回路の入力イネーブル信号の極性が反
転されてもよい。この場合、前述のトライステートバッ
ファ回路において、ｐチャネルＭＩＳＦＥＴＰ２のゲー
ト電極がインバータ回路Ｌ１を通して入力イネーブル信
号端子ＥＮに接続され、ｎチャネルＭＩＳＦＥＴＮ２の
ゲート電極が直接入力イネーブル信号端子ＥＮに接続さ
れる。

【００５５】また、本発明においては、前述のトライス
テートバッファ回路においてｐチャネルＭＩＳＦＥＴＰ
２及びｎチャネルＭＩＳＦＥＴＮ２のソース領域若しく
はドレイン領域の不純物濃度を他のものに比べて低く設
定し抵抗素子を形成し、この抵抗素子が放電経路及び充
電経路に挿入されてもよい。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
動作速度の高速化、低消費電力化及び集積度の向上が図
れるトライステートバッファ回路の提供ができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるトライステートバッフ
ァ回路の回路図である。

【図２】前記回路の真理値表である。

【図３】前記回路のトランジスタのサイズ表である。

【図４】前記従来のトライステートバッファ回路の回路
図である。

【図５】前記従来の回路の真理値表である。

【符号の説明】

Ｐ１〜Ｐ４ ｐチャネルＭＩＳＦＥＴ Ｎ１〜Ｎ４ ｎチャネルＭＩＳＦＥＴ Ｌ１ インバータ回路 Ｄ 入力信号端子 ＥＮ 入力イネーブル信号端子 Ｙ 出力信号端子 Ｖdd 電源 ＧＮＤ 接地

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路装置に搭載されるトライ
   ステートバッファ回路において、 電源にソース領域が接続され、入力信号端子にゲート電
   極が接続された第１導電型の第１ＭＩＳＦＥＴと、 前記第１ＭＩＳＦＥＴのドレイン領域にソース領域が接
   続され、入力イネーブル信号端子にゲート電極が接続さ
   れる第１導電型の第２ＭＩＳＦＥＴと、 ソース領域が接地され、前記入力信号端子にゲート電極
   が接続された第２導電型の第３ＭＩＳＦＥＴと、 前記第３ＭＩＳＦＥＴのドレイン領域にソース領域が接
   続され、前記入力イネーブル信号端子にインバータ回路
   を介してゲート電極が接続された第２導電型の第４ＭＩ
   ＳＦＥＴと、 前記電源にソース領域が接続され、前記インバータ回路
   の出力端子にゲート電極が接続された第１導電型の第５
   ＭＩＳＦＥＴと、 ソース領域が接地され、前記入力イネーブル信号端子に
   ゲート電極が接続された第２導電型の第６ＭＩＳＦＥＴ
   と、 電源にソース領域が接続され、出力信号端子にドレイン
   領域が接続され、前記第１ＭＩＳＦＥＴ、第４ＭＩＳＦ
   ＥＴ及び第５ＭＩＳＦＥＴの各々のドレイン領域にゲー
   ト電極が接続された第１導電型の第７ＭＩＳＦＥＴと、 ソース領域が接地され、前記出力信号端子にドレイン領
   域が接続され、前記第３ＭＩＳＦＥＴ、第２ＭＩＳＦＥ
   Ｔ及び第６ＭＩＳＦＥＴの各々のドレイン領域にゲート
   電極が接続された第２導電型の第８ＭＩＳＦＥＴと、 を備えたことを特徴とするトライステートバッファ回
   路。
2. 【請求項２】 前記請求項１に記載されるトライステー
   トバッファ回路において、 前記第２及び第４ＭＩＳＦＥＴの各々のゲート長寸法が
   前記第１、第３、第５及び第６ＭＩＳＦＥＴの各々のゲ
   ート長寸法に比べて大きく形成され、 前記第２及び第４ＭＩＳＦＥＴの各々のゲート幅寸法が
   前記第１、第３、第５及び第６ＭＩＳＦＥＴの各々のゲ
   ート幅寸法に比べて小さく形成されることを特徴とする
   トライステートバッファ回路。
3. 【請求項３】 前記請求項１又は請求項２に記載される
   トライステートバッファ回路において、 前記入力イネーブル信号端子に入力される極性が反転さ
   れたことを特徴とするトライステートバッファ回路。