JP3636848B2 - Ｃｍｏｓヒステリシス回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳヒステリシス回路に関し、詳しくは半導体集積回路化されたＣＭＯＳヒステリシス回路の回路構成に関する。
【０００２】
【従来の技術】
電池等を電源として動作する携帯用の電気機器等では、動作可能時間を延ばすため消費電力を容易に低減できるＣＭＯＳ技術による半導体集積回路装置（以下「ＣＭＯＳＩＣ」と略す）を用いることが多いとともに、チャタリング防止やノイズ混入防止のため、入力回路等にヒステリシス特性を有するヒステリシス回路（「シュミットトリガ回路」ともいう）を用いることが多い。
【０００３】
このようなヒステリシス回路としては、スレッショルド電圧の異なる複数の入力回路を用いたゲート回路によるヒステリシス回路や、特開昭５６−７２５２２のような出力帰還型のヒステリシス回路等が一般的である。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述したゲート回路によるヒステリシス回路は回路規模及びチップサイズが大きくなり易いとともに、入力信号が緩やかに変化する等して入力電圧がスレッショルド電圧付近のときに電源電圧と基準電位との間に貫通電流が流れることによって消費電流が大きくなり易かった。また、出力帰還型のヒステリシス回路は、回路規模は小さくできるものの、入力電圧がスレッショルド電圧付近のときの貫通電流によって消費電流が大きくなり易かった。
【０００５】
そこで本発明はこれらの問題を解決し、貫通電流による消費電流を低減できる簡単な構成のヒステリシス回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述の問題を解決するために、請求項１の記載に係わるＣＭＯＳヒステリシス回路は、第１及び第２のＰＭＯＳトランジスタと第１及び第２のＮＭＯＳトランジスタとが電源電圧と基準電位との間に直列に接続されるとともにそれぞれのゲートが入力端子に共通に接続され、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの接続点がインバータ回路を介して出力端子に接続され、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタには第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタがそれぞれ並列に接続され、第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタのゲートは前記出力端子に接続されているとともに、第２のＭＯＳトランジスタの駆動能力が第１のＭＯＳトランジスタまたは第３のＭＯＳトランジスタの駆動能力に比べて低く設定されていることを特徴とする。
【０００７】
また、請求項２の記載に係わるＣＭＯＳヒステリシス回路は、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとが電源電圧と基準電位との間に直列に接続されるとともに、第１のＰＭＯＳトランジスタと直列に第２のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと直列に第２のＮＭＯＳトランジスタが接続され、それぞれのゲートが入力端子に共通に接続され、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの接続点がインバータ回路を介して出力端子に接続され、第２のＰＭＯＳトランジスタまたは第２のＮＭＯＳトランジスタのいづれか一方には第３のＰＭＯＳトランジスタまたは第３のＮＭＯＳトランジスタが並列に接続され、第３のＰＭＯＳトランジスタまたは第３のＮＭＯＳトランジスタのゲートは前記出力端子に接続され、第２のＭＯＳトランジスタの駆動能力が第１のＭＯＳトランジスタまたは第３のＭＯＳトランジスタの駆動能力に比べて低く設定されていることを特徴とする。本発明のような回路構成をとることにより、請求項１及び請求項２の記載に係わるＣＭＯＳヒステリシス回路は、入力電圧がヒステリシス特性の各スレッショルド電圧付近のときでも駆動能力の小さいＭＯＳトランジスタによって大きな貫通電流が電源電圧と基準電位との間に流れることがなくなる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態例を図面を参照しながら詳細に説明する。尚、本明細書では全図面を通して同一または同様の回路要素には同一の符号を付して説明を簡略化している。
図１は本発明によるＣＭＯＳ構成のヒステリシス回路の回路構成を示し、図２はその入出力特性を示す。図１において、ＩＮは半導体集積回路装置の端子または他の回路の出力に接続される入力端子、ＯＵＴは他の回路の入力に接続される出力端子を示している。また、駆動能力の高いＭＯＳトランジスタとは、同じチャネル長のときにはよりチャネル幅の広い形状のＭＯＳトランジスタ、または、同じチャネル幅のときにはよりチャネル長の短い形状のＭＯＳトランジスタで、導通時の抵抗値がより小さいトランジスタをいう。
【０００９】
図１のＣＭＯＳヒステリシス回路１０は、Ｐチャネル型のＭＯＳトランジスタ（以下「ＰＭＯＳ」と略す）１１、１２とＮチャネル型のＭＯＳトランジスタ（以下「ＮＭＯＳ」と略す）１３、１４とが電源電圧（ＶDD）と基準電位（ＧＮＤ）との間に直列に接続されるとともにそれぞれのゲートが入力端子ＩＮに共通に接続され、ＰＭＯＳ１２とＮＭＯＳ１３との接続点がインバータ回路１５を介して出力端子ＯＵＴに接続され、ＰＭＯＳ１１及びＮＭＯＳ１４にはＰＭＯＳ１６及びＮＭＯＳ１７がそれぞれ並列に接続され、ＰＭＯＳ１６及びＮＭＯＳ１７のゲートは出力端子ＯＵＴに接続された構成になっている。
【００１０】
そして、各ＭＯＳトランジスタの駆動能力は、ＰＭＯＳでは、ＰＭＯＳ１２の駆動能力が最も高く、ＰＭＯＳ１１の駆動能力が最も低くなるように設定されている。同様に、ＮＭＯＳでは、ＮＭＯＳ１３の駆動能力が最も高く、以下ＮＭＯＳ１７、ＮＭＯＳ１４と駆動能力が低下するように設定されている。このような構成により、ＰＭＯＳ１６または及びＮＭＯＳ１７のチャネル幅を変更する等してその駆動能力を変更することにより、容易にヒステリシス幅を変更できるようになっている。
【００１１】
図１及び図２に基づいて回路動作について説明する。尚、以下の説明では、入力端子ＩＮに入力される電圧を入力電圧、出力端子ＯＵＴから出力する電圧を出力電圧、ヒステリシス特性の高レベル側及び低レベル側のスレッショルド電圧をそれぞれＶTH（Ｖ）及びＶTL（Ｖ）、インバータ回路１５に入力される電圧を入力レベル、インバータ回路１５の入力スレッショルド電圧をＶT （Ｖ）、ＰＭＯＳの素子スレッショルド電圧をＶTP（Ｖ）、ＮＭＯＳの素子スレッショルド電圧をＶTN（Ｖ）として説明している。また、図２中の矢印は出力電圧の変化の方向を表している。
【００１２】
まず、入力電圧が基準電圧のときの回路状態について説明する。入力電圧が基準電位のときには、ＰＭＯＳ１１及びＰＭＯＳ１２が導通状態になっているとともにＮＭＯＳ１３及びＮＭＯＳ１４が遮断状態になっているので、インバータ回路１５の入力レベルは電源電圧となっている。従って、インバータ回路１５及び出力端子ＯＵＴの電圧は基準電位となり、ＰＭＯＳ１６が導通状態になるとともにＮＭＯＳ１７が遮断状態になり、電源電圧から基準電位へ電流が流れないようになっている。
【００１３】
次に、入力電圧が基準電位から電源電圧に上昇する場合について説明する。入力電圧がＶTHになるまで（図２のａ部）は、ＰＭＯＳ１１及びＰＭＯＳ１２の導通抵抗が入力電圧の上昇に伴い徐々に増大し、ＮＭＯＳ１３及びＮＭＯＳ１４の導通抵抗が徐々に低下する。この間、ＰＭＯＳ１１、ＰＭＯＳ１２及びＰＭＯＳ１６の合成抵抗とＮＭＯＳ１３及びＮＭＯＳ１４の合成抵抗とにより分圧された電圧はインバータ回路１５の入力レベルがＶT よりも高いので、出力電圧に変化がないとともにＰＭＯＳ１６及びＮＭＯＳ１７の状態は変化しない。入力電圧がＶTH付近になると、各ＭＯＳトランジスタにより分圧されたインバータ回路１５の入力レベルが略ＶT になる。
【００１４】
入力電圧が更に上昇しＶTHを越える（図２のｂ→ｃ部）とインバータ回路１５の入力レベルがＶT を越えてインバータ回路１５の出力電圧が反転して高レベルになり、ＰＭＯＳ１６が遮断状態になるとともにＮＭＯＳ１７が導通状態になるので、インバータ回路１５の入力レベルは急激に低下し、インバータ回路１５の入力レベルを再びＶT 付近にするには入力電圧をＶTLに下げなければならなくなる。そして、入力電圧が電源電圧に近づくにつれて、ＰＭＯＳ１１及びＰＭＯＳ１２の導通抵抗が更に増大するとともにＮＭＯＳ１３及びＮＭＯＳ１４の導通抵抗が更に低下し、入力電圧が（電源電圧−ＶTP）以上のときには、ＰＭＯＳ１１及びＰＭＯＳ１２が遮断状態になり、インバータ回路１５の入力レベルは略基準電位、インバータ回路１５及び出力端子ＯＵＴの出力電圧は略電源電圧となる。
【００１５】
尚、入力電圧がＶTHのときには、ＰＭＯＳ１１、ＰＭＯＳ１２及びＰＭＯＳ１６の合成抵抗値は、ＰＭＯＳ１１及びＰＭＯＳ１２の抵抗値に比べてＰＭＯＳ１６の抵抗値が充分小さいので、ＰＭＯＳ１２のみの抵抗値に略近似できるようになる。また、このときの各ＭＯＳトランジスタによる合成抵抗は最小になるので電源電圧と基準電位との間に流れる貫通電流が最大になるが、他のＭＯＳトランジスタに比べてＮＭＯＳ１４の駆動能力を低くして抵抗値が大きくなるようにしているので、従来に比べて少ない貫通電流しか流れないようになっている。
【００１６】
次に、入力電圧が電源電圧から基準電位に低下する場合について説明する。但し、入力電圧が電源電圧からＶTLになるまで（図２のｃ部）及びＶTLから基準電位になるまで（図２のａ部）の状態は、前述の状態説明と同様なので省略する。入力電圧がＶTL付近になると、各ＭＯＳトランジスタにより分圧されたインバータ回路１５の入力レベルが略ＶT になる。入力電圧が更に低下しＶTLを下回る（図２のｄ→ａ部）と、インバータ回路１５の入力レベルがＶT を下回ることによりインバータ回路１５の出力電圧が反転して低レベルになり、ＰＭＯＳ１６が導通状態になるとともにＮＭＯＳ１７が遮断状態になるので、インバータ回路１５の入力レベルは急激に上昇し、インバータ回路１５の入力レベルを再びＶT 付近にするには入力電圧をＶTHに上げなければならなくなる。そして、入力電圧が基準電位に近づくにつれて、ＰＭＯＳ１１及びＰＭＯＳ１２の導通抵抗が更に低下するとともにＮＭＯＳ１３及びＮＭＯＳ１４の導通抵抗が更に増大し、入力電圧が（基準電位＋ＶTN）以下のときには、ＮＭＯＳ１３及びＮＭＯＳ１４が遮断状態になり、インバータ回路１５の入力レベルは略電源電圧、インバータ回路１５及び出力端子ＯＵＴの出力電圧は略基準電位となる。
【００１７】
尚、入力電圧がＶTL程度のときには、ＮＭＯＳ１３、ＮＭＯＳ１４及びＮＭＯＳ１７の合成抵抗値は、ＮＭＯＳ１３及びＮＭＯＳ１４の抵抗値に比べてＮＭＯＳ１７の抵抗値が充分小さいので、ＮＭＯＳ１３のみの抵抗値に略近似できるようになる。また、このとき、各ＭＯＳトランジスタによる合成抵抗は最小になるので電源電圧と基準電位との間に流れる貫通電流が最大になるが、他のＭＯＳトランジスタに比べてＰＭＯＳ１１の駆動能力を低くして抵抗値が大きくなるようにしているので、従来に比べて少ない貫通電流しか流れないようになっている。
【００１８】
このような回路動作により、入力電圧が基準電位から電源電圧に上昇する場合には図２のａ→ｂ→ｃに沿って出力電圧が変化し、入力電圧が電源電圧から基準電位に低下する場合には図２のｃ→ｄ→ａに沿って出力電圧が変化するヒステリシス特性が得られるようになっている。
図３のヒステリシス回路２０は本発明の他の実施の形態例を示し、図１の回路に比べて、ＮＭＯＳ１７による出力帰還がなくなった構成になっている。このような構成により、低レベル側のヒステリシス電圧ＶTL′が、図１の回路のＶTLよりも高く、ヒステリシス幅が図１の回路よりも小さいヒステリシス特性を有するヒステリシス回路を構成できるようになる。尚、図１の回路からＰＭＯＳ１６による出力帰還をなくした構成でも、同様な効果を得られるのは勿論である。
【００１９】
【発明の効果】
以上説明したように本発明によれば、請求項１及び請求項２の記載に係わるＣＭＯＳヒステリシス回路は、入力電圧がヒステリシス特性の各スレッショルド電圧付近のときでも駆動能力の小さいＭＯＳトランジスタによって大きな貫通電流が電源電圧と基準電位との間に流れることがなくなるので、半導体集積回路の消費電流を低減できるようになり、電池等を用いた機器の動作時間を延ばせるようになるという効果がある。特に、ヒステリシス回路を数多く使っていたり、ヒステリシス特性の各スレッショルド電圧付近の電圧が頻繁に入力されたり、入力電圧の変化の多い信号が入力される半導体集積回路に本発明の回路を用いると、一層の効果を得られるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態例を示す回路図、
【図２】本発明の実施の形態例の入出力特性を示す説明図、
【図３】本発明の他の実施の形態例を示す回路図である。
【符号の説明】
１０、２０ ：ＣＭＯＳヒステリシス回路
１１、１２、１６：ＰＭＯＳ
１３、１４、１７：ＮＭＯＳ
１５ ：インバータ回路
ＩＮ ：入力端子
ＯＵＴ ：出力端子
【発明の属する技術分野】
本発明はＣＭＯＳヒステリシス回路に関し、詳しくは半導体集積回路化されたＣＭＯＳヒステリシス回路の回路構成に関する。
【０００２】
【従来の技術】
電池等を電源として動作する携帯用の電気機器等では、動作可能時間を延ばすため消費電力を容易に低減できるＣＭＯＳ技術による半導体集積回路装置（以下「ＣＭＯＳＩＣ」と略す）を用いることが多いとともに、チャタリング防止やノイズ混入防止のため、入力回路等にヒステリシス特性を有するヒステリシス回路（「シュミットトリガ回路」ともいう）を用いることが多い。
【０００３】
このようなヒステリシス回路としては、スレッショルド電圧の異なる複数の入力回路を用いたゲート回路によるヒステリシス回路や、特開昭５６−７２５２２のような出力帰還型のヒステリシス回路等が一般的である。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述したゲート回路によるヒステリシス回路は回路規模及びチップサイズが大きくなり易いとともに、入力信号が緩やかに変化する等して入力電圧がスレッショルド電圧付近のときに電源電圧と基準電位との間に貫通電流が流れることによって消費電流が大きくなり易かった。また、出力帰還型のヒステリシス回路は、回路規模は小さくできるものの、入力電圧がスレッショルド電圧付近のときの貫通電流によって消費電流が大きくなり易かった。
【０００５】
そこで本発明はこれらの問題を解決し、貫通電流による消費電流を低減できる簡単な構成のヒステリシス回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述の問題を解決するために、請求項１の記載に係わるＣＭＯＳヒステリシス回路は、第１及び第２のＰＭＯＳトランジスタと第１及び第２のＮＭＯＳトランジスタとが電源電圧と基準電位との間に直列に接続されるとともにそれぞれのゲートが入力端子に共通に接続され、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの接続点がインバータ回路を介して出力端子に接続され、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタには第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタがそれぞれ並列に接続され、第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタのゲートは前記出力端子に接続されているとともに、第２のＭＯＳトランジスタの駆動能力が第１のＭＯＳトランジスタまたは第３のＭＯＳトランジスタの駆動能力に比べて低く設定されていることを特徴とする。
【０００７】
また、請求項２の記載に係わるＣＭＯＳヒステリシス回路は、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとが電源電圧と基準電位との間に直列に接続されるとともに、第１のＰＭＯＳトランジスタと直列に第２のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと直列に第２のＮＭＯＳトランジスタが接続され、それぞれのゲートが入力端子に共通に接続され、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの接続点がインバータ回路を介して出力端子に接続され、第２のＰＭＯＳトランジスタまたは第２のＮＭＯＳトランジスタのいづれか一方には第３のＰＭＯＳトランジスタまたは第３のＮＭＯＳトランジスタが並列に接続され、第３のＰＭＯＳトランジスタまたは第３のＮＭＯＳトランジスタのゲートは前記出力端子に接続され、第２のＭＯＳトランジスタの駆動能力が第１のＭＯＳトランジスタまたは第３のＭＯＳトランジスタの駆動能力に比べて低く設定されていることを特徴とする。本発明のような回路構成をとることにより、請求項１及び請求項２の記載に係わるＣＭＯＳヒステリシス回路は、入力電圧がヒステリシス特性の各スレッショルド電圧付近のときでも駆動能力の小さいＭＯＳトランジスタによって大きな貫通電流が電源電圧と基準電位との間に流れることがなくなる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態例を図面を参照しながら詳細に説明する。尚、本明細書では全図面を通して同一または同様の回路要素には同一の符号を付して説明を簡略化している。
図１は本発明によるＣＭＯＳ構成のヒステリシス回路の回路構成を示し、図２はその入出力特性を示す。図１において、ＩＮは半導体集積回路装置の端子または他の回路の出力に接続される入力端子、ＯＵＴは他の回路の入力に接続される出力端子を示している。また、駆動能力の高いＭＯＳトランジスタとは、同じチャネル長のときにはよりチャネル幅の広い形状のＭＯＳトランジスタ、または、同じチャネル幅のときにはよりチャネル長の短い形状のＭＯＳトランジスタで、導通時の抵抗値がより小さいトランジスタをいう。
【０００９】
図１のＣＭＯＳヒステリシス回路１０は、Ｐチャネル型のＭＯＳトランジスタ（以下「ＰＭＯＳ」と略す）１１、１２とＮチャネル型のＭＯＳトランジスタ（以下「ＮＭＯＳ」と略す）１３、１４とが電源電圧（ＶDD）と基準電位（ＧＮＤ）との間に直列に接続されるとともにそれぞれのゲートが入力端子ＩＮに共通に接続され、ＰＭＯＳ１２とＮＭＯＳ１３との接続点がインバータ回路１５を介して出力端子ＯＵＴに接続され、ＰＭＯＳ１１及びＮＭＯＳ１４にはＰＭＯＳ１６及びＮＭＯＳ１７がそれぞれ並列に接続され、ＰＭＯＳ１６及びＮＭＯＳ１７のゲートは出力端子ＯＵＴに接続された構成になっている。
【００１０】
そして、各ＭＯＳトランジスタの駆動能力は、ＰＭＯＳでは、ＰＭＯＳ１２の駆動能力が最も高く、ＰＭＯＳ１１の駆動能力が最も低くなるように設定されている。同様に、ＮＭＯＳでは、ＮＭＯＳ１３の駆動能力が最も高く、以下ＮＭＯＳ１７、ＮＭＯＳ１４と駆動能力が低下するように設定されている。このような構成により、ＰＭＯＳ１６または及びＮＭＯＳ１７のチャネル幅を変更する等してその駆動能力を変更することにより、容易にヒステリシス幅を変更できるようになっている。
【００１１】
図１及び図２に基づいて回路動作について説明する。尚、以下の説明では、入力端子ＩＮに入力される電圧を入力電圧、出力端子ＯＵＴから出力する電圧を出力電圧、ヒステリシス特性の高レベル側及び低レベル側のスレッショルド電圧をそれぞれＶTH（Ｖ）及びＶTL（Ｖ）、インバータ回路１５に入力される電圧を入力レベル、インバータ回路１５の入力スレッショルド電圧をＶT （Ｖ）、ＰＭＯＳの素子スレッショルド電圧をＶTP（Ｖ）、ＮＭＯＳの素子スレッショルド電圧をＶTN（Ｖ）として説明している。また、図２中の矢印は出力電圧の変化の方向を表している。
【００１２】
まず、入力電圧が基準電圧のときの回路状態について説明する。入力電圧が基準電位のときには、ＰＭＯＳ１１及びＰＭＯＳ１２が導通状態になっているとともにＮＭＯＳ１３及びＮＭＯＳ１４が遮断状態になっているので、インバータ回路１５の入力レベルは電源電圧となっている。従って、インバータ回路１５及び出力端子ＯＵＴの電圧は基準電位となり、ＰＭＯＳ１６が導通状態になるとともにＮＭＯＳ１７が遮断状態になり、電源電圧から基準電位へ電流が流れないようになっている。
【００１３】
次に、入力電圧が基準電位から電源電圧に上昇する場合について説明する。入力電圧がＶTHになるまで（図２のａ部）は、ＰＭＯＳ１１及びＰＭＯＳ１２の導通抵抗が入力電圧の上昇に伴い徐々に増大し、ＮＭＯＳ１３及びＮＭＯＳ１４の導通抵抗が徐々に低下する。この間、ＰＭＯＳ１１、ＰＭＯＳ１２及びＰＭＯＳ１６の合成抵抗とＮＭＯＳ１３及びＮＭＯＳ１４の合成抵抗とにより分圧された電圧はインバータ回路１５の入力レベルがＶT よりも高いので、出力電圧に変化がないとともにＰＭＯＳ１６及びＮＭＯＳ１７の状態は変化しない。入力電圧がＶTH付近になると、各ＭＯＳトランジスタにより分圧されたインバータ回路１５の入力レベルが略ＶT になる。
【００１４】
入力電圧が更に上昇しＶTHを越える（図２のｂ→ｃ部）とインバータ回路１５の入力レベルがＶT を越えてインバータ回路１５の出力電圧が反転して高レベルになり、ＰＭＯＳ１６が遮断状態になるとともにＮＭＯＳ１７が導通状態になるので、インバータ回路１５の入力レベルは急激に低下し、インバータ回路１５の入力レベルを再びＶT 付近にするには入力電圧をＶTLに下げなければならなくなる。そして、入力電圧が電源電圧に近づくにつれて、ＰＭＯＳ１１及びＰＭＯＳ１２の導通抵抗が更に増大するとともにＮＭＯＳ１３及びＮＭＯＳ１４の導通抵抗が更に低下し、入力電圧が（電源電圧−ＶTP）以上のときには、ＰＭＯＳ１１及びＰＭＯＳ１２が遮断状態になり、インバータ回路１５の入力レベルは略基準電位、インバータ回路１５及び出力端子ＯＵＴの出力電圧は略電源電圧となる。
【００１５】
尚、入力電圧がＶTHのときには、ＰＭＯＳ１１、ＰＭＯＳ１２及びＰＭＯＳ１６の合成抵抗値は、ＰＭＯＳ１１及びＰＭＯＳ１２の抵抗値に比べてＰＭＯＳ１６の抵抗値が充分小さいので、ＰＭＯＳ１２のみの抵抗値に略近似できるようになる。また、このときの各ＭＯＳトランジスタによる合成抵抗は最小になるので電源電圧と基準電位との間に流れる貫通電流が最大になるが、他のＭＯＳトランジスタに比べてＮＭＯＳ１４の駆動能力を低くして抵抗値が大きくなるようにしているので、従来に比べて少ない貫通電流しか流れないようになっている。
【００１６】
次に、入力電圧が電源電圧から基準電位に低下する場合について説明する。但し、入力電圧が電源電圧からＶTLになるまで（図２のｃ部）及びＶTLから基準電位になるまで（図２のａ部）の状態は、前述の状態説明と同様なので省略する。入力電圧がＶTL付近になると、各ＭＯＳトランジスタにより分圧されたインバータ回路１５の入力レベルが略ＶT になる。入力電圧が更に低下しＶTLを下回る（図２のｄ→ａ部）と、インバータ回路１５の入力レベルがＶT を下回ることによりインバータ回路１５の出力電圧が反転して低レベルになり、ＰＭＯＳ１６が導通状態になるとともにＮＭＯＳ１７が遮断状態になるので、インバータ回路１５の入力レベルは急激に上昇し、インバータ回路１５の入力レベルを再びＶT 付近にするには入力電圧をＶTHに上げなければならなくなる。そして、入力電圧が基準電位に近づくにつれて、ＰＭＯＳ１１及びＰＭＯＳ１２の導通抵抗が更に低下するとともにＮＭＯＳ１３及びＮＭＯＳ１４の導通抵抗が更に増大し、入力電圧が（基準電位＋ＶTN）以下のときには、ＮＭＯＳ１３及びＮＭＯＳ１４が遮断状態になり、インバータ回路１５の入力レベルは略電源電圧、インバータ回路１５及び出力端子ＯＵＴの出力電圧は略基準電位となる。
【００１７】
尚、入力電圧がＶTL程度のときには、ＮＭＯＳ１３、ＮＭＯＳ１４及びＮＭＯＳ１７の合成抵抗値は、ＮＭＯＳ１３及びＮＭＯＳ１４の抵抗値に比べてＮＭＯＳ１７の抵抗値が充分小さいので、ＮＭＯＳ１３のみの抵抗値に略近似できるようになる。また、このとき、各ＭＯＳトランジスタによる合成抵抗は最小になるので電源電圧と基準電位との間に流れる貫通電流が最大になるが、他のＭＯＳトランジスタに比べてＰＭＯＳ１１の駆動能力を低くして抵抗値が大きくなるようにしているので、従来に比べて少ない貫通電流しか流れないようになっている。
【００１８】
このような回路動作により、入力電圧が基準電位から電源電圧に上昇する場合には図２のａ→ｂ→ｃに沿って出力電圧が変化し、入力電圧が電源電圧から基準電位に低下する場合には図２のｃ→ｄ→ａに沿って出力電圧が変化するヒステリシス特性が得られるようになっている。
図３のヒステリシス回路２０は本発明の他の実施の形態例を示し、図１の回路に比べて、ＮＭＯＳ１７による出力帰還がなくなった構成になっている。このような構成により、低レベル側のヒステリシス電圧ＶTL′が、図１の回路のＶTLよりも高く、ヒステリシス幅が図１の回路よりも小さいヒステリシス特性を有するヒステリシス回路を構成できるようになる。尚、図１の回路からＰＭＯＳ１６による出力帰還をなくした構成でも、同様な効果を得られるのは勿論である。
【００１９】
【発明の効果】
以上説明したように本発明によれば、請求項１及び請求項２の記載に係わるＣＭＯＳヒステリシス回路は、入力電圧がヒステリシス特性の各スレッショルド電圧付近のときでも駆動能力の小さいＭＯＳトランジスタによって大きな貫通電流が電源電圧と基準電位との間に流れることがなくなるので、半導体集積回路の消費電流を低減できるようになり、電池等を用いた機器の動作時間を延ばせるようになるという効果がある。特に、ヒステリシス回路を数多く使っていたり、ヒステリシス特性の各スレッショルド電圧付近の電圧が頻繁に入力されたり、入力電圧の変化の多い信号が入力される半導体集積回路に本発明の回路を用いると、一層の効果を得られるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態例を示す回路図、
【図２】本発明の実施の形態例の入出力特性を示す説明図、
【図３】本発明の他の実施の形態例を示す回路図である。
【符号の説明】
１０、２０ ：ＣＭＯＳヒステリシス回路
１１、１２、１６：ＰＭＯＳ
１３、１４、１７：ＮＭＯＳ
１５ ：インバータ回路
ＩＮ ：入力端子
ＯＵＴ ：出力端子
Claims (2)
- 第１及び第２のＰＭＯＳトランジスタと第１及び第２のＮＭＯＳトランジスタとが電源電圧と基準電位との間に直列に接続されるとともにそれぞれのゲートが入力端子に共通に接続され、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの接続点がインバータ回路を介して出力端子に接続され、第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタには第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタがそれぞれ並列に接続され、第３のＰＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタのゲートは前記出力端子に接続されているとともに、第２のＭＯＳトランジスタの駆動能力が第１のＭＯＳトランジスタまたは第３のＭＯＳトランジスタの駆動能力に比べて低く設定されていることを特徴とするＣＭＯＳヒステリシス回路。
- 第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとが電源電圧と基準電位との間に直列に接続されるとともに、第１のＰＭＯＳトランジスタと直列に第２のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと直列に第２のＮＭＯＳトランジスタが接続され、それぞれのゲートが入力端子に共通に接続され、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの接続点がインバータ回路を介して出力端子に接続され、第２のＰＭＯＳトランジスタまたは第２のＮＭＯＳトランジスタのいづれか一方には第３のＰＭＯＳトランジスタまたは第３のＮＭＯＳトランジスタが並列に接続され、第３のＰＭＯＳトランジスタまたは第３のＮＭＯＳトランジスタのゲートは前記出力端子に接続され、第２のＭＯＳトランジスタの駆動能力が第１のＭＯＳトランジスタまたは第３のＭＯＳトランジスタの駆動能力に比べて低く設定されていることを特徴とするＣＭＯＳヒステリシス回路。
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