JP2011066614A - 遅延発生装置および半導体試験装置 - Google Patents

Abstract

【課題】差動ペアトランジスタを用いない比較器を備えた遅延発生装置およびこの遅延発生装置を備えた半導体試験装置を提供することを目的とする。
【解決手段】入力信号に対して設定された時間だけ遅延を持たせるための静電容量を有する遅延部１１１と比較基準電圧を生成するためのＤＡコンバータ１１０と遅延部から出力される出力電圧と比較基準電圧とを比較する比較器１とを備える遅延発生装置であって、比較器１は、比較基準電圧Ｖｔｈに基づく閾値と出力電圧とを比較して反転するインバータ回路２Ａと、インバータ回路２Ａの正側電位Ｖｄ１を設定する第１の電圧源５と、インバータ回路２Ａの負側電位Ｖｓ１を設定する第２の電圧源６と、を備えている。
【選択図】 図１

Description

本発明は、入力信号に対して所定の遅延を与えて出力する遅延発生装置およびこの遅延発生装置を適用した半導体試験装置に関するものである。

ＬＳＩテスタやパルス発生器等のタイミング信号を発生する場合に、入力信号に対して設定された遅延時間を与えて出力するプログラマブル遅延発生装置が、例えば特許文献１に開示されている。このプログラマブル遅延発生装置について、図３を用いて説明する。

図３に示すように、プログラマブル遅延発生装置１００は入力信号端子１０１とスイッチ１０３と定電流源１０４とｎ（ｎは自然数）個の論理和回路（ＯＲゲート）１０５とｎ個のコンデンサ１０６と比較器１０７と出力端子１０８とＤＡコンバータ１１０とを備えて概略構成している。入力信号端子１０１は入力信号Ｖｄを入力する端子であり、スイッチ１０３は電源電圧（回路電源の電圧）Ｖｄｄに対してオンまたはオフに切り替えるスイッチである。定電流源１０４は一端が負の電圧「−Ｖｓ」に接続され、他端がスイッチ１０３との共通接続点ＮＤ（電位：Ｖｎ）に接続される。

各論理和回路１０５は一方の入力端が遅延設定信号ＣＤ１〜ＣＤｎに接続され、他方の入力端が入力信号端子１０１に接続される。そして、出力端がコンデンサ１０６に接続される。各コンデンサ１０６はそれぞれが容量の異なる静電容量であり、２のべき乗で重み付けがされている。つまり、コンデンサ１０６−１が２^０×Ｃ、コンデンサ１０６−２が２^１×Ｃ、そしてコンデンサ１０６−ｎが２^ｎ×Ｃの容量を有している。

比較器１０７は共通接続点ＮＤの電位Ｖｎと比較基準電圧Ｖｔｈとを入力して比較を行う。この比較基準電圧ＶｔｈはＤＡコンバータ１１０により生成される。ＤＡコンバータ１１０にはｍ（ｍは自然数）ビットの微小遅延設定信号ＦＤ１〜ＦＤｍが入力されており、この微小遅延設定信号ＦＤ１〜ＦＤｍの設定コードに対応した比較基準電圧Ｖｔｈを発生している。この設定コードにより比較基準電圧Ｖｔｈを微小に変化させるようにして設定可能になっている。

以上において、入力信号Ｖｄが「Ｈ」のときには、スイッチ１０３は電源電圧Ｖｄｄに接続され、共通接続点ＮＤの電位ＶｎはＶｄｄになっている。そして、入力信号Ｖｄが「Ｈ」となっているときには、コンデンサ１０６の両端の電圧はＶｄｄとなる。比較器１０７は比較基準電圧Ｖｔｈと共通接続点ＮＤの電位Ｖｎとを比較して、出力信号Ｖｅを「Ｈ」として出力する。

入力信号Ｖｄが「Ｈ」から「Ｌ」に変化したときには、スイッチ１０３は電源電圧Ｖｄｄから切り離されるように制御している。これにより、充電されたコンデンサ１０６の放電が始まる。このとき、遅延設定信号ＣＤ１〜ＣＤｎにより放電されるコンデンサ１０６が制御される。つまり、遅延設定信号が「Ｈ」になっている場合にはコンデンサ１０６は電荷が放電されず、「Ｌ」になっている場合には電荷が放電されるようにしている。従って、遅延設定信号ＣＤ１〜ＣＤｎの設定内容により、経時的に共通接続点ＮＤの電位Ｖｎが低下していく。

そして、微小遅延設定信号ＦＤ１〜ＦＤｍの設定コードに対応して比較基準電圧Ｖｔｈを微小に変化させている。比較器１０７は共通接続点ＮＤの電位Ｖｎと比較基準電圧Ｖｔｈとの比較を行い、Ｖｎ＞Ｖｔｈならば「Ｈ」を出力し、Ｖｎ＜Ｖｔｈならば「Ｌ」を出力するようにしている。

つまり、ｎビットの遅延設定信号ＣＤ１〜ＣＤｎおよびｍビットの微小遅延設定信号ＦＤ１〜ＦＤｍにより、コンデンサ１０６による電圧制御と比較基準電圧Ｖｔｈの微小変化とにより遅延時間を（ｍ＋ｎ）ビットの高い分解能でコントロールしている。これにより、コンデンサ１０６の容量の総計を少なくしている。そして、最終的に比較器１０７により電位Ｖｎと比較基準電圧Ｖｔｈとを比較することにより、出力信号Ｖｅを生成している。

以上の各構成のうち、スイッチ１０３と定電流源１０４と論理和回路１０５とコンデンサ１０６とは入力信号Ｖｄに対して設定した時間の遅延を与えるための遅延部１１１になり、ＤＡコンバータ１１０は比較基準電圧Ｖｔｈを生成するための比較基準電圧生成部になる。

従って、プログラマブル遅延発生装置１００は比較器１０７を備えているが、この比較器１０７としては、例えば図４に開示されている回路が用いられている。この回路は、主に差動ペアトランジスタ部１２１と増幅部１２２とを有して構成している。差動ペアトランジスタ部１２１は第１のＰＭＯＳトランジスタ１２３と第１のＮＭＯＳトランジスタ１２４と第２のＰＭＯＳトランジスタ１２５と第２のＭＭＯＳトランジスタ１２６と定電流源１２７とを備えて概略構成している。

図４に示すように、第１のＰＭＯＳトランジスタ１２３のソースおよび第２のＰＭＯＳトランジスタ１２５のソースに定電流源１２７が接続される。また、第１のＰＭＯＳトランジスタ１２３のゲートには基準端子１２８が接続され、第２のＰＭＯＳトランジスタ１２５のゲートには入力端子１２９が接続される。入力端子１２９は前記の共通接続点ＮＤの電位Ｖｎを入力電圧（入力電圧Ｖｎ）として入力しており、基準端子１２８は比較基準電圧Ｖｔｈを入力している。

第１のＰＭＯＳトランジスタ１２３のドレインと第１のＮＭＯＳトランジスタ１２４のドレインとが接続され、第２のＰＭＯＳトランジスタ１２５のドレインと第２のＮＭＯＳトランジスタ１２６のドレインとが接続される。また、第１のＰＭＯＳトランジスタ１２３のドレインは第１のＮＭＯＳトランジスタ１２４のゲートおよび第２のＮＭＯＳトランジスタ１２６のゲートに接続される。そして、第１のＮＭＯＳトランジスタ１２４のソースおよび第２のＮＭＯＳトランジスタ１２６のソースはグランドＶｓｓ（電位：ゼロ）に接続される。

定電流源１２７は一端が第１のＰＭＯＳトランジスタ１２３のソースおよび第２のＰＭＯＳトランジスタ１２５のソースに接続されているが、他端が電源電圧Ｖｄｄに接続されている。また、第２のＰＭＯＳトランジスタ１２５のドレインと第２のＮＭＯＳトランジスタ１２６のドレインとの中間点に接続される中間接続点ＮＸ（電位：Ｖｘ）は増幅部１２２の入力となっている。

増幅部１２２は差動ペアトランジスタ部１２１から出力される信号を増幅するためのインバータ回路であり、第３のＰＭＯＳトランジスタ１３０と第３のＮＭＯＳトランジスタ１３１とを備えて概略構成している。第３のＰＭＯＳトランジスタ１３０のゲートおよび第３のＮＭＯＳトランジスタ１３１のゲートは中間接続点ＮＸに接続されている。また、第３のＰＭＯＳトランジスタ１３０のソースは電源電圧Ｖｄｄに接続され、第３のＮＭＯＳトランジスタ１３１のソースはグランドＶｓｓに接続される。そして、第３のＰＭＯＳトランジスタ１３０のドレインと第３のＮＭＯＳトランジスタ１３１のドレインとが接続されており、この接続点に図３で説明した出力端子１０８が接続される。

以上の構成において、入力電圧Ｖｎは比較基準電圧Ｖｔｈを閾値として、出力信号Ｖｅが切り替わるようになっている。入力電圧Ｖｎが比較基準電圧Ｖｔｈよりも高い場合、つまりＶｎ＞Ｖｔｈの場合には、中間接続点ＮＸの電位Ｖｘが低下する。このときには、Ｖｎ＞Ｖｔｈになっているため、第１のＰＭＯＳトランジスタ１２３がオンになり、第２のＰＭＯＳトランジスタ１２５はオフになる。これにより、定電流源１２７から出力される電流（バイアス電流）は第１のＰＭＯＳトランジスタ１２３および第１のＮＭＯＳトランジスタ１２４に流れるようになる。

差動ペアトランジスタ部１２１の各トランジスタはカレントミラー回路を構成している。このカレントミラー効果により、第１のＰＭＯＳトランジスタ１２３および第１のＮＭＯＳトランジスタ１２４にバイアス電流が流れると、バイアス電流とほぼ同じ電流が中間接続点ＮＸからグランドＶｓｓに向けて流れる。これにより、中間接続点ＮＸの電位Ｖｘが低下し、差動ペアトランジスタ部１２１の出力は「Ｌ」になる。

増幅部１２２は電位Ｖｘを入力して反転出力を行う。従って、Ｖｘは「Ｌ」であることから、増幅部１２２は「Ｈ」を出力する。これにより、出力端子１０８からの出力信号Ｖｅは「Ｈ」になる。

そして、入力信号Ｖｄが比較基準電圧Ｖｔｈを下回ったとき、つまりＶｄ＜Ｖｔｈになったときには第１のＰＭＯＳトランジスタ１２３がオフになり、第２のＰＭＯＳトランジスタ１２５がオンになる。従って、定電流源１２７から出力されるバイアス電流は第２のＰＭＯＳトランジスタ１２５および第２のＮＭＯＳトランジスタ１２６に向けて流れ、中間接続点ＮＸの電位Ｖｘが上昇する。

これにより、電位Ｖｘが「Ｌ」から「Ｈ」に変化し、増幅部１２２はこれを反転した信号として「Ｌ」を出力する。つまり、入力信号Ｖｄが比較基準電圧Ｖｔｈを下回ったことにより、出力信号Ｖｅは「Ｌ」に変化する。

特開２００６−１８０３０３公報

図４にも示したように、差動ペアトランジスタ部１２１を用いた場合、定電流源１２７からは常にバイアス電流が出力された状態になっている。これは、入力信号Ｖｄと比較基準電圧Ｖｔｈとに基づいて、第１のＰＭＯＳトランジスタ１２３側と第３のＰＭＯＳトランジスタ１２５側との何れか一方に向けてバイアス電流を流して、中間接続点ＮＸの電位Ｖｘを上昇または下降させているためである。そして、電位Ｖｘにより出力信号Ｖｅの信号が「Ｈ」になるのか「Ｌ」になるのかが決定される。つまり、バイアス電流は比較動作を行うために用いられる増幅用の電流となる。

ここで、プログラマブル遅延発生装置に用いられる比較器には高速且つ高精度の性能が要求される。特に、プログラマブル遅延発生装置を半導体試験装置に適用した場合には、短時間で大量の被試験デバイスの試験を行う必要があることから、高速な試験性能が求められる。また、被試験デバイスの高性能化に伴い、高い分解能で比較処理を行うことが求められている。これに対応すべく、プログラマブル遅延発生装置に用いられる比較器は高速且つ高分解能で比較動作を行う必要がある。

差動ペアトランジスタ部１２１を高速化するためには、バイアス電流の供給量を増加させなくてはならない。トランジスタの応答速度を高めるためには、大量の電流を短時間で供給する必要があるためである。

ただし、入力信号Ｖｄが比較基準電圧Ｖｔｈよりも高い場合と低い場合との何れの場合であっても、バイアス電流はグランドＶｓｓに向けて流れるようになっており、従ってバイアス電流は消費電流となる。従って、電位Ｖｘを上昇または下降させるために、バイアス電流は常時出力されている必要があり、供給されるバイアス電流はグランドＶｓｓに放出されることにより消費される。このため、応答速度向上のためにバイアス電流を大量に供給すると、大量のバイアス電流が常に消費されることになり、全体としてのバイアス電流の消費量が極めて膨大なものになる。

そして、高分解能で比較動作を行うためには、トランジスタの比較感度を高める必要があるが、トランジスタサイズを大きくしなければならない。トランジスタサイズを大きくすることにより十分な増幅率が得られ、高分解能で比較動作を行うことができる。ただし、トランジスタサイズが大きくなると、寄生容量によって動作速度が低下する。このため、高分解能にすることにより、動作速度が低速化するといった問題がある。

そこで、本発明は、差動ペアトランジスタを用いない比較器を備えた遅延発生装置およびこの遅延発生装置を備えた半導体試験装置を提供することを目的とする。

以上の課題を解決するため、本発明の請求項１の遅延発生装置は、入力信号に対して設定された時間だけ遅延を持たせるための静電容量を有する遅延部と比較基準電圧を生成するための比較基準電圧生成部と前記遅延部から出力される出力電圧と前記比較基準電圧とを比較する比較部とを備える遅延発生装置であって、前記比較部は、前記比較基準電圧に基づく閾値と前記出力電圧とを比較して反転するインバータ回路と、前記インバータ回路の正側電位を設定する正側電位設定部と、前記インバータ回路の負側電位を設定する負側電位設定部と、を備えたことを特徴とする。

この遅延発生装置によれば、正側電位設定部と負側電位設定部とによりインバータ回路の正側電位および負側電位を設定している。これにより、インバータ回路固有の閾値自体ではなく、正側電位および負側電位を制御することで、閾値の制御を行うことができるようになる。このため、差動ペアトランジスタを用いることなく、インバータ回路を用いて比較動作が可能になる。

本発明の請求項２の遅延発生装置は、請求項１記載の遅延発生装置であって、前記正側電位設定部は前記比較基準電圧に接続される第１の電圧源を備え、前記負側電位設定部は前記比較基準電圧に接続される第２の電圧源を備えていることを特徴とする。

この遅延発生装置によれば、第１の電圧源と第２の電圧源とを用いて正側電位と負側電位とをそれぞれ任意に設定することができるようになる。第１の電圧源の電圧と第２の電圧源の電圧とを最適に設定することにより、インバータ回路の閾値を比較基準電圧と一致させることもできる。

本発明の請求項３の遅延発生装置は、請求項１記載の遅延発生装置であって、前記正側電位と前記負側電位との間に抵抗を接続したことを特徴とする。

この遅延発生装置によれば、抵抗を設けたことで、正側電位と負側電位との間に常に電流（安定化電流）を流すことができる。これにより、インバータ回路が出力を変化させる瞬間に電位が不安定になることがなく、動作の安定化を図ることができる。

本発明の請求項４の遅延発生装置は、請求項１記載の遅延発生装置であって、前記インバータ回路から出力された電圧を増幅するための増幅用インバータ回路を備えたことを特徴とする。

この遅延発生装置によれば、インバータ回路の出力は増幅用インバータ回路により電圧が増幅される。インバータ回路からの出力電圧が低い場合であっても、増幅用インバータ回路により電圧の増幅がされて、所望の信号が得られるようになる。

本発明の請求項５の半導体試験装置は、請求項１乃至４の何れか１項に記載の遅延発生装置を備えたことを特徴とする。

この半導体試験装置によれば、複数の信号伝送系が存在する場合、例えば被試験デバイスの複数ピンとの間で信号伝送を行うような場合に、各信号伝送系の間でのタイミング調整を行う必要があり、このために遅延発生装置を適用することができる。これにより、各信号伝送系の間のタイミング調整がなされる。

本発明は、差動ペアトランジスタではなくインバータ回路を用いて２つの電圧を比較する比較器を用いて遅延発生装置を実現している。インバータ回路の閾値自体は制御できないが、正側電位および負側電位を設定することにより、インバータ回路の閾値を制御している。インバータ回路を用いた比較器を用いることで、消費電流の低減化および比較動作の高速化を図ることができるようになる。

本発明の遅延発生装置に用いられる比較器の回路図である。 インバータ回路の閾値と比較基準電圧との関係を示す図である。 従来の遅延発生装置の回路図である。 従来の遅延発生装置に用いられる比較器の回路図である。

以下、図面を参照して本発明の実施形態について説明する。本発明が対象とする遅延発生装置は図３で示したプログラマブル遅延発生装置になり、このプログラマブル遅延発生装置のうち比較器１０７の構成が本発明では異なる。以下、この比較器について説明する。なお、本発明ではプログラマブル遅延発生装置を遅延発生装置としているが、両者とも遅延量を設定できる遅延発生装置になる。

図１は遅延発生装置に適用される比較部としての比較器１の構成を示している図である。比較器１には入力端子４Ａと基準端子４Ｂとからそれぞれ入力電圧Ｖｎと比較基準電圧Ｖｔｈとを入力している。入力電圧Ｖｎは図３で説明した共通接続点ＮＤの電位であり、比較基準電圧ＶｔｈはＤＡコンバータ１１０から出力される比較を行うための比較基準電圧になる。そして、Ｖｎ＞Ｖｔｈのときに比較器１から出力される出力信号Ｖｅは「Ｈ」になり、Ｖｎ＜Ｖｔｈのときに出力信号Ｖｅは「Ｌ」になる。

図１に示すように、比較器１はインバータ回路部２と増幅部３とを有して構成している。インバータ回路部２は第１の電圧源５と第２の電圧源６と第１のＰＭＯＳトランジスタ７と第１のＮＭＯＳトランジスタ８と第２のＰＭＯＳトランジスタ９と第２のＮＭＯＳトランジスタ１０と抵抗１１とを備えて概略構成している。

第１の電圧源５は負側が基準端子４Ｂに接続され、正側が第１のＮＭＯＳトランジスタ８のゲートに接続される電圧源である。第１の電圧源５の電圧をＶｂ１とする。第２の電圧源６は正側が基準端子４Ｂに接続され、負側が第１のＰＭＯＳトランジスタ７のゲートに接続される電圧源である。第２の電圧源６の電圧をＶｂ２とする。

第１のＰＭＯＳトランジスタ７はドレインがグランドＶｓｓ（電位：ゼロ）に接続され、ソースが第２のＮＭＯＳトランジスタ１０のソースに接続される。第１のＮＭＯＳトランジスタ８はドレインが電源電圧Ｖｄｄ（電位：Ｖｄｄ）に接続され、ソースが第２のＰＭＯＳトランジスタ９のソースに接続される。

第２のＰＭＯＳトランジスタ９のゲートおよび第２のＮＭＯＳトランジスタ１０のゲートは入力端子４Ａに接続され、第２のＰＭＯＳトランジスタ９のドレインと第２のＮＭＯＳトランジスタ１０のドレインとが接続されている。このドレイン間を接続する点を中間接続点ＮＸ（電位：Ｖｘ）とし、中間接続点ＮＸが増幅部３に接続される。

第２のＰＭＯＳトランジスタ９と第２のＮＭＯＳトランジスタ１０との２つのトランジスタで１つのインバータ回路２Ａを構成する。インバータ回路２Ａの正側（電源電圧Ｖｄｄ側）の電位を正側電位Ｖｄ１とし、負側（グランドＶｓｓ側）の電位を負側電位Ｖｓ１とする。正側電位Ｖｄ１と負側電位Ｖｓ１との間には抵抗１１（抵抗値Ｒ１）が接続されており、回路を安定的に動作させる電流（安定化電流ｉ）が流れている。この安定化電流ｉは正側電位Ｖｄ１と負側電位Ｖｓ１との間に流れる電流であるため、ｉ＝（Ｖｄ１−Ｖｓ１）／Ｒ１となる。

増幅部３はインバータ回路部２で比較された結果を増幅している。増幅部３により、共通接続点ＮＤから出力された電圧は（Ｖｄｄ−Ｖｓｓ）の振幅になるまで増幅されるようになる。増幅部３は第３のＰＭＯＳトランジスタ１２と第３のＮＭＯＳトランジスタ１３とを有して構成しており、中間接続点ＮＸには第３のＰＭＯＳトランジスタ１２のゲートおよび第３のＮＭＯＳトランジスタ１３のゲートが接続される。また、第３のＰＭＯＳトランジスタ１２のドレインと第３のＮＭＯＳトランジスタ１３のドレインとが接続されており、第３のＰＭＯＳトランジスタ１２のソースは電源電圧Ｖｄｄに、第３のＮＭＯＳトランジスタ１３のソースはグランドＶｓｓに接続される。

第３のＰＭＯＳトランジスタ１２と第３のＮＭＯＳトランジスタ１３とにより１つのインバータ回路を構成しており、このため中間接続点ＮＸの電位Ｖｘを反転して増幅した信号を出力する。そして、第３のＰＭＯＳトランジスタ１２のドレインと第３のＮＭＯＳトランジスタ１３のドレインとが合流する点が出力端子１４に接続されており、増幅および反転された信号が出力信号Ｖｅとして出力端子１４から出力される。

ここで、インバータ回路２Ａは正側電位Ｖｄ１と負側電位Ｖｓ１との間における所定の閾値Ｖｔｈ１を基準として、入力電圧Ｖｎを反転させる機能を有している。つまり、インバータ回路２Ａのみに着目すると、図２（ａ）のような回路となる。インバータ回路２Ａの閾値Ｖｔｈ１は比較基準電圧Ｖｔｈとは異なる回路固有の値になる。閾値Ｖｔｈ１を決定する要因としては、トランジスタのプロセスや素子の種類、温度等があり、閾値Ｖｔｈ１を外部から調整することはできない。従って、閾値Ｖｔｈ１のみに着目した場合には、比較基準電圧Ｖｔｈと関連付けができないため、インバータ回路２Ａにより入力電圧Ｖｎと比較基準電圧Ｖｔｈとを比較することができない。

ただし、閾値Ｖｔｈ１は正側電位Ｖｄ１および負側電位Ｖｓ１との関係においては固定された値となっている。つまり、閾値Ｖｔｈ１は回路固有の値になるが、その中においては一定の値になっており、インバータ回路２Ａの正側電位Ｖｄ１および負側電位Ｖｓ１を基準とした相対的な値としては制御可能になる。以下、正側電位Ｖｄ１および負側電位Ｖｓ１の制御について説明する。

正側電位Ｖｄ１は「Ｖｄ１＝Ｖｔｈ＋Ｖｂ１−Ｖｇｓｎ１」として表される。ここで、Ｖｇｓｎ１は第１のＮＭＯＳトランジスタ８におけるゲートとソースとの間に生じる電圧（ゲートソース電圧）である。第１のＮＭＯＳトランジスタ８のゲート側は基準端子４Ｂから入力される比較基準電圧Ｖｔｈに対して第１の電圧Ｖｂ１の分だけ電位が高くなっている。そして、第１のＮＭＯＳトランジスタ８におけるゲートソース電圧がＶｇｓｎ１になるため、正側電位Ｖｄ１は前記のような式で示すことができる。

負側電位Ｖｓ１は「Ｖｓ１＝Ｖｔｈ−Ｖｂ２＋Ｖｇｓｐ１」として表される。ここで、Ｖｇｓｐ１は第１のＰＭＯＳトランジスタ７におけるゲートソース電圧である。第１のＰＭＯＳトランジスタ７のゲート側は基準端子４Ｂから入力される比較基準電圧Ｖｔｈに対して第２の電圧Ｖｂ１の分だけ電位が低下している。そして、第１のＰＭＯＳトランジスタ７のゲートソース電圧がＶｇｓｐ１になるため、負側電位Ｖｓ１は前記のような式で表される。

ここで、正側電位Ｖｄ１と負側電位Ｖｓ１との間の電位差（差電圧Ｖｄｓ１とする）は、「Ｖｄｓ１＝Ｖｄ１−Ｖｓ１＝Ｖｂ１＋Ｖｂ２−（Ｖｇｓｎ１＋Ｖｇｓｐ１）」となる。Ｖｂ１およびＶｂ２はそれぞれ第１の電圧源５および第２の電圧源６の電圧であり、これらの電圧の値は設定可能である。また、Ｖｓｎｇ１およびＶｇｓｐ１はトランジスタの素子特性により定まる固定値である。従って、Ｖｂ１とＶｂ２とを適宜に設定することにより、Ｖｄｓ１を制御できることができる。

そして、差電圧Ｖｄｓ１の中では閾値Ｖｔｈ１は固定された値になっている。つまり、差電圧Ｖｄｓ１を適宜に制御することにより、間接的に閾値Ｖｔｈ１を制御することができる。そこで、この閾値Ｖｔｈ１を比較基準電圧Ｖｔｈに関連付けることを考える。

比較基準電圧Ｖｔｈと負側電位Ｖｓ１とは両者ともグランドＶｓｓを基準にすることができる。負側電位Ｖｓ１は「Ｖｓ１＝Ｖｔｈ−Ｖｂ２＋Ｖｇｓｐ１」となっており、この負側電位Ｖｓ１に対しての閾値Ｖｔｈ１がインバータ回路２Ａの比較基準となる閾値となる。そこで、インバータ回路２ＡのグランドＶｓｓ基準の閾値を考えると、この閾値（Ｖｔｈｘとする）は、「Ｖｔｈｘ＝Ｖｓ１＋Ｖｔｈ１」になる。そして、Ｖｓ１は前記の式で表されることから、「Ｖｔｈｘ＝Ｖｔｈ−Ｖｂ２＋Ｖｇｓｐ１＋Ｖｔｈ１」となる。

前述したように、Ｖｔｈ１は差電圧Ｖｄｓ１により適宜に設定可能な値になる。また、Ｖｂ２は第２の電圧源６の電圧であることから自由に設定することができ、Ｖｇｓｐ１は第１のＰＭＯＳトランジスタ７の固定値になることから、「Ｖｔｈｘ＝Ｖｔｈ−Ｖｂ２＋Ｖｇｓｐ１＋Ｖｔｈ１」の右辺はＶｔｈが変数になり、Ｖｔｈ以外が定数になる。つまり、「Ｖｔｈｘ＝Ｖｔｈ＋α（α＝−Ｖｂ２＋Ｖｇｓｐ１＋Ｖｔｈ１）」になる。これにより、インバータ回路２Ａは比較基準電圧Ｖｔｈにより任意に設定される閾値Ｖｔｈｘにより比較することが可能になる。

例えば、第２の電圧源６の電圧Ｖｂ２を「Ｖｂ２＝Ｖｓｐ１＋Ｖｔｈ１」となるように設定すると、前記式のαはα＝０になり、「Ｖｔｈｘ＝Ｖｔｈ」になる。Ｖｔｈｘはインバータ回路２Ａの閾値であり、ＶｔｈｘとＶｔｈとが完全に一致していることから、インバータ回路２Ａを用いて入力電圧Ｖｎと比較基準電圧Ｖｔｈとの比較を行うことができる。

勿論、α≠０の場合であっても、インバータ回路２Ａの閾値Ｖｔｈｘは比較基準電圧Ｖｔｈに定数αの分を加算したものとして比較を行うことにより、インバータ回路２Ａを用いて入力電圧Ｖｎと比較基準電圧Ｖｔｈとを比較することができる。例えば、基準電圧Ｖｔｈを定数αの分だけ上昇または下降させておくことで、比較動作を行うときには「Ｖｔｈｘ＝Ｖｔｈ」とすることもできる。

つまり、Ｖｔｈ１もＶｔｈｘも両者ともインバータ回路２Ａの閾値であるが、このうちＶｔｈ１は正側電位Ｖｄ１および負側電位Ｖｓ１の中での相対的な閾値であり、これをグランドＶｓｓ基準の絶対的な閾値Ｖｔｈｘとすることで、比較基準電圧Ｖｔｈと関連付けができるようになる。これにより、入力電圧Ｖｎと比較基準電圧Ｖｔｈとをインバータ回路２Ａを用いて比較できるようになる。

図２（ｂ）にＶｔｈ、Ｖｔｈ１、Ｖｔｈｘの関係を示している。相対的な閾値Ｖｔｈ１は正側電位Ｖｄ１と負側電位Ｖｓ１との中で固定された値になっており、絶対的な閾値Ｖｔｈｘは閾値Ｖｔｈ１に対して負側電位Ｖｓ１の分だけオフセットした値になる。この絶対的な閾値Ｖｔｈｘを基準にして入力信号Ｖｄの比較がなされる。絶対的な閾値Ｖｔｈｘは比較基準電圧Ｖｔｈに対して定数αの分だけずれを生じている場合があり、この場合には定数αの分を勘案しなければならない。

定数αを勘案するためには、例えば比較基準電圧Ｖｔｈを予めαの分だけオフセットするようにしてもよい。ただし、α＝０とすれば「Ｖｔｈｘ＝Ｖｔｈ」となるため、α＝０となるようにすることが望ましい。αは「α＝−Ｖｂ２＋Ｖｇｓｐ１＋Ｖｔｈ１」であり、Ｖｔｈ１は差電圧Ｖｄｓ１によって設定可能な定数になる。差電圧Ｖｄｓ１は「Ｖｄｓ１＝Ｖｄ１−Ｖｓ１＝Ｖｂ１＋Ｖｂ２−（Ｖｇｓｎ１＋Ｖｇｓｐ１）」であることから、αを設定するための要素としては、Ｖｂ１およびＶｂ２になる（Ｖｇｓｎ１およびＶｓｇｐ１はトランジスタ固有値になるため）。

このため、第１の電圧源５の電圧Ｖｂ１および第２の電圧源６の電圧Ｖｂ２を設定することにより、定数αをコントロールする。これにより、インバータ回路２Ａは比較基準電圧Ｖｔｈにより任意に設定される閾値Ｖｔｈｘにより比較することが可能になる。特に、α＝０となるようにＶｂ１、Ｖｂ２を設定すれば、ＶｔｈとＶｔｈｘとが完全に一致するようになる。

次に、以上の構成における動作について説明する。入力電圧Ｖｎが比較基準電圧Ｖｔｈにより設定された閾値Ｖｔｈｘよりも高い場合（α＝０ならば、入力電圧Ｖｎが比較基準電圧Ｖｔｈよりも高い場合）、インバータ回路２Ａにより入力の反転が行われ、中間接続点ＮＸの電位Ｖｘは負側電位Ｖｓ１付近の電圧になる。つまり、信号としては「Ｌ」になる。電位Ｖｘは増幅部３の入力になっており、増幅部３において増幅および反転がされることにより、出力信号Ｖｅとしては「Ｈ」になる。

一方、入力電圧Ｖｎが比較基準電圧Ｖｔｈにより設定された閾値Ｖｔｈｘよりも低い場合（α＝０ならば、入力電圧Ｖｎが比較基準電圧Ｖｔｈよりも低い場合）、インバータ回路２Ａにより入力の反転が行われ、中間接続点ＮＸの電位Ｖｘは正側電位Ｖｄ１付近の電圧になる。つまり、信号としては「Ｈ」になる。そして、増幅部３において増幅および反転がされることにより、出力信号Ｖｅとしては「Ｌ」になる。

以上により、比較基準電圧Ｖｔｈを基準として入力電圧Ｖｎを比較した結果が出力信号Ｖｅとして出力される。つまり、Ｖｎ＞Ｖｔｈのときには出力信号Ｖｅが「Ｈ」になり、Ｖｎ＜Ｖｔｈのときには出力信号Ｖｅが「Ｌ」になるため、比較動作を行うことができる。

以上説明したように、本発明では、インバータ回路２Ａにより比較を行っている。図１に示すように、従来の差動ペアトランジスタを用いた場合に必要であったバイアス電流をインバータ回路２Ａでは必要としていない。つまり、背景技術で説明したように、差動ペアトランジスタを用いて比較を行う場合には、バイアス電流を制御することにより比較動作を行っていたため、常に大量のバイアス電流を必要としていた。特に、高速且つ高精度に比較動作を行う場合には膨大な量のバイアス電流が消費されていた。

本発明では、インバータ回路２Ａを用いており、バイアス電流は必要としていない。つまり、差動ペアトランジスタではなくインバータ回路２Ａを用いて比較を行っているため、バイアス電流を必要とすることなく入力電圧Ｖｎと比較基準電圧Ｖｔｈとの比較を行うことができる。

ただし、単にインバータ回路２Ａを用いて比較を行うことができないことは前述したとおりである。つまり、インバータ回路２Ａの固有の閾値Ｖｔｈ１は外部から制御することができないため、比較の規準となる閾値Ｖｔｈ１を定めることができないためである。このため、本発明では、インバータ回路２Ａの正側電位Ｖｄ１および負側電位Ｖｓ１を制御することにより、間接的に閾値Ｖｔｈ１を制御している。これにより、入力電圧Ｖｎの比較を可能にしている。

従って、インバータ回路２Ａを用いることでバイアス電流を必要としなくなり、消費電流を大幅に削減できる。なお、インバータ回路２Ａを用いた場合であっても、瞬間的には大きな電流が消費される。これは、入力電圧Ｖｎが閾値Ｖｔｈｘとほぼ同レベルになったときであり、つまり比較結果により出力が変化するときである。このときには、差動ペアトランジスタを用いたときと同様の電流が消費される。ただし、大きな電流を必要とするのは、入力電圧Ｖｎと閾値Ｖｔｈｘとがほぼ同レベルになる僅かな時間であり、常時大量の電流が消費されているわけではない。

ここで、図１に示すように、正側電位Ｖｄ１と負側電位Ｖｓ１との間に抵抗１１が接続されており、安定化電流ｉが流れている。この安定化電流ｉは常時流れている電流であるが、差動ペアトランジスタにおけるバイアス電流とは異なる。安定化電流ｉはあくまでも比較動作を安定的に行うための電流であり、その値は極めて低い。この安定化電流ｉが流れていない状態でＶｎとＶｔｈｘとに差がある場合、ＰＭＯＳトランジスタ７およびＮＭＯＳトランジスタ８に全く電流が流れず、正側電位Ｖｄ１および負側電位Ｖｓ１が不安定な状態になる。このときに、安定化電流ｉを流すことにより、正側電位Ｖｄ１および負側電位Ｖｓ１が安定する。

従って、動作安定化のための安定化電流ｉを常に流している状態にしているが、安定化電流ｉは僅かな電流であり、例えば差動ペアトランジスタに必要なバイアス電流と比べて、消費電流の量はおおよそ１／２０程度になる。

また、従来の差動ペアトランジスタを用いた方式の場合には、高い分解能で比較動作を行うために、トランジスタサイズを大きくしてバイアス電流の増幅率を高くしていたが、トランジスタサイズを大きくすることにより、寄生容量を要因として動作速度が低下していた。

本発明では、バイアス電流を用いずにインバータ回路２Ａを用いて比較を行っているため、バイアス電流の増幅率を高める必要がなく、よってトランジスタサイズを十分に小さくできる。これにより、高い分解能で比較動作を行った場合であっても、高速に比較動作を行うことができる。例えば、差動ペアトランジスタを用いた場合よりもトランジスタサイズを数分の１に小サイズ化できるため、極めて高速に比較動作が可能になる。

以上において、インバータ回路２Ａの正側電位Ｖｄ１および負側電位Ｖｓ１を制御することにより、インバータ回路２Ａにより比較動作を実現している。このため、正側電位Ｖｄ１と負側電位Ｖｓ１とを適宜に設定する必要がある。図１においては、正側電位Ｖｄ１を設定する正側電位設定手段としては第１の電圧源５（電圧Ｖｂ１）であり、負側電位Ｖｓ１を設定する負側電位設定手段としては第２の電圧源６（電圧Ｖｂ２）である。

図１では、２つの電圧源を用いて設定しているが、これに限定されず任意の手段により設定するようにしてもよい。例えば、抵抗に設定電流を与え生じた電圧降下を用いて電圧を生成するものであってもよい。要は、インバータ回路２Ａの正側電位Ｖｄ１と負側電位Ｖｓ１とを適宜に設定できるのであれば、任意の手段を用いて設定するようにしてもよい。

また、図１では第１の電圧源５および第２の電圧源６を用いて第１のＰＭＯＳトランジスタ７および第１のＮＭＯＳトランジスタ８のゲート電圧を設定しているが、これに限定されず、任意の手段を用いてゲート電圧を設定するようにしてもよい。

また、正側電位Ｖｄ１と負側電位Ｖｓ１との間に安定化電流ｉを流すために抵抗１１を接続しているが、この抵抗１１に代えて定電流回路を用いるようにしてもよい。

また、増幅部３によりインバータ回路部２から出力された電圧を増幅しているが、本発明ではインバータ回路２Ａを用いて比較を行うことを要旨としており、増幅部３は必須ではない。ただし、通常は信号の増幅を行うために増幅部３は必要となる。なお、増幅部３を用いない場合には、信号の出力を反転させるべく、ＶｎとＶｔｈとを入れ替える必要がある。

また、本発明の遅延発生装置を半導体試験装置に適用する場合には、タイミング・バーニアとして用いることができる。半導体試験装置には複数の信号伝送系が備えられており同一の信号を伝送するときには、その信号間に生じる位相または時間的な振幅にずれを生じる。例えば、被試験デバイスの複数ピンに対してパターンデータを同時に印加し、また複数ピンから出力される信号を受信するときには、信号伝送系は複数経路が設けられる。このときに信号間に生じるずれを補正するために遅延発生装置を用いることができる。

１ 比較器 ２ インバータ回路部
２Ａ インバータ回路 ３ 増幅部
４Ａ 基準端子 ４Ｂ 基準端子
５ 第１の電圧源 ６ 第２の電圧源
１１ 抵抗 １４ 出力端子

Claims (5)

1. 入力信号に対して設定された時間だけ遅延を持たせるための静電容量を有する遅延部と比較基準電圧を生成するための比較基準電圧生成部と前記遅延部から出力される出力電圧と前記比較基準電圧とを比較する比較部とを備える遅延発生装置であって、
   前記比較部は、
   前記比較基準電圧に基づく閾値と前記出力電圧とを比較して反転するインバータ回路と、
   前記インバータ回路の正側電位を設定する正側電位設定部と、
   前記インバータ回路の負側電位を設定する負側電位設定部と、
   を備えたことを特徴とする遅延発生装置。
2. 前記正側電位設定部は前記比較基準電圧に接続される第１の電圧源を備え、
   前記負側電位設定部は前記比較基準電圧に接続される第２の電圧源を備えていること
   を特徴とする請求項１記載の遅延発生装置。
3. 前記正側電位と前記負側電位との間に抵抗を接続したこと
   を特徴とする請求項１記載の遅延発生装置。
4. 前記インバータ回路から出力された電圧を増幅するための増幅用インバータ回路を備えたこと
   を特徴とする請求項１記載の遅延発生装置。
5. 請求項１乃至４の何れか１項に記載の遅延発生装置を備えたこと
   を特徴とする半導体試験装置。

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