KR101411696B1 - 출력 회로 - Google Patents

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Abstract

출력 회로는 제1 내지 제4 트랜지스터와, 제1 및 제2 정전류 유닛과, 차동쌍을 포함한다. 제1 및 제2 트랜지스터의 게이트에는 2개의 입력 신호가 각각 공급된다. 제1 트랜지스터의 드레인은 제3 트랜지스터의 드레인과 제4의 게이트에 연결된다. 제2 트랜지스터의 드레인은 제3 트랜지스터의 게이트와 제4 트랜지스터의 드레인에 연결된다. 제1 정전류 유닛은 제3 및 제4 트랜지스터의 소스에 연결된다. 차동쌍은 2개의 트랜지스터를 포함하고, 2개의 트랜지스터의 게이트는 제1 및 제2 트랜지스터의 드레인에 각각 연결된다. 제2 정전류 유닛은 2개의 트랜지스터의 소스에 연결된다. 2개의 트랜지스터의 드레인에 각각 대응하는 2개의 노드로부터 2개의 출력 신호가 출력된다.

Description

출력 회로{OUTPUT CIRCUIT}
본 발명은 출력 회로에 관한 것이다.
차동 증폭기는 폭넓은 응용 분야에서 이용되고 있다. 예컨대, 전자 디바이스 간의 통신에 상보 신호가 이용된다. 이에 따라, 전자 디바이스 내에 배치되어 있는 통신 인터페이스 회로는 상보 입력 신호에 응답해서 상보 신호를 출력하는 차동 증폭기를 구비한 드라이버 회로를 포함한다. 일본 특허 출원 공개 제2003-152523호에 그러한 드라이버 회로의 일례가 개시되어 있다.
예컨대, 도 7에 도시하는 바와 같이, 드라이버 회로에 포함된 차동 증폭기는 인버터(71, 72)와 차동 전류 출력 드라이버(73)를 구비한다. 인버터(71, 72)는 각각 상보 입력 신호(IN, XIN)를 수신한다. 차동 전류 출력 드라이버(73)는 인버터(71, 72)로부터의 출력 신호(INa, XINa)에 응답한다. 차동 전류 출력 드라이버(73)는 입력 신호(IN, XIN)에 각각 응답하여 상보적으로 활성 및 비활성화되는 입력 트랜지스터(M71, M72)를 포함한다. 예컨대, 입력 트랜지스터(M71)가 그 드레인 전류를 출력 단자(74)를 통해 신호 배선(케이블)에 공급하도록 활성화될 때에, 비활성 상태의 입력 트랜지스터(M72)에 연결된 종단 레지스터(R72, 이하 '레지스터'는 Resistor임)는 출력 단자(75)에 연결된 신호 배선(케이블)을 종단시킨다. 입력 트랜지스터(M72)가 그 드레인 전류를 출력 단자(75)를 통해 신호 배선(케이블)에 공급하도록 활성화될 때에, 비활성 상태의 입력 트랜지스터(M71)에 연결된 종단 레지스터(R71)는 출력 단자(74)에 연결된 신호 배선(케이블)을 종단시킨다. 이런 식으로, 차동 증폭기는 상보 출력 신호(OUT, XOUT)를 생성한다.
도 8에 도시하는 바와 같이, 도 7에 도시된 차동 증폭기의 경우, 출력 신호(OUT)와 반전 출력 신호(XOUT) 간에 천이 타이밍 차가 발생한다. 예를 들어, 반전 출력 신호(XOUT)의 상승 타이밍이 출력 신호(OUT)의 하강 타이밍에 대해 지연된다. 또한, 출력 신호(OUT, XOUT)가 서로 상보적이기 때문에, 출력 신호(OUT)의 상승 타이밍 역시 반전 출력 신호(XOUT)의 하강 타이밍에 대해 지연된다.
도 9에 도시하는 바와 같이, 내부 신호(INa)가 시각 T1에서 상승할 때에, 그 내부 신호(INa)를 수신하는 입력 트랜지스터(M71)의 온저항(on-resistance)은 증가한다. 이것은 입력 트랜지스터(M71)를 통과하는 전류를 감소시키고 출력 신호(OUT)를 저하시킨다. 또한, 내부 신호(XINa)는 시각 T1에서 하강한다. 입력 트랜지스터(M72)의 게이트에 공급된 내부 신호(XINa)의 전압이, 고전위 전압(VDD)으로부터 정전류 트랜지스터(M73)의 소스-드레인 전압과 입력 트랜지스터(M72)의 임계 전압(Vth)의 총합을 차감하여 얻은 전압 아래로 저하될 때에, 입력 트랜지스터(M72)는 활성화된다(시각 T2). 그리고, 활성 상태의 입력 트랜지스터(M72)를 통해 레지스터(R72)에 전류가 흘러 반전 출력 신호(XOUT)를 상승시킨다. 그런 식으로, 입력 트랜지스터(M71, M72)가 상이한 타이밍에 활성 및 비활성화된다.
그렇기 때문에, 출력 신호(OUT, XOUT) 중 하나의 전위가 하이 레벨에서 로우 레벨로 변하는 타이밍에 대하여, 출력 신호(OUT, XOUT) 중 다른 하나의 전위가 로우 레벨에서 하이 레벨로 변하는 타이밍이 지연된다. 그러므로, 상보적인 출력 신호(OUT, XOUT) 간의 타이밍에 있어서의 지연[즉, 스큐(skew)]으로 인해, 출력 신호(OUT, XOUT)의 크로스점은 이들 신호(OUT, XOUT) 각각의 중간점 진폭으로부터 시프트된다. 그러한 중간점 진폭으로부터 출력 신호(OUT, XOUT)의 크로스점의 시프트는 전송될 데이터의 품질을 훼손시킨다.
일 양태에 따르면, 출력 회로는, 제1 트랜지스터와, 제2 트랜지스터와, 제3 트랜지스터와, 제4 트랜지스터와, 제1 정전류 유닛과, 차동쌍(differential pair)과, 제2 정전류 유닛을 포함한다. 제1 트랜지스터는 게이트, 소스, 및 드레인을 포함하며, 그 제1 트랜지스터의 게이트에는 2개의 입력 신호 중 하나가 공급된다. 제2 트랜지스터는 게이트, 소스, 및 드레인을 포함하고, 그 제2 트랜지스터의 게이트에는 2개의 입력 신호 중 다른 하나가 공급된다. 제3 트랜지스터는 제1 트랜지스터의 드레인에 연결된 드레인과, 제2 트랜지스터의 드레인에 연결된 게이트와, 소스를 포함한다. 제4 트랜지스터는 제1 트랜지스터의 드레인에 연결된 게이트와, 제2 트랜지스터의 드레인에 연결된 드레인과, 소스를 포함한다. 제1 정전류 유닛은 제3 트랜지스터의 소스와 제4 트랜지스터의 소스 사이의 노드에 연결되고, 제3 및 제4 트랜지스터의 소스들은 서로 연결된다. 차동쌍은 제5 및 제6 트랜지스터를 포함하고, 이 제5 및 제6 트랜지스터 각각은 게이트, 소스, 및 드레인을 포함한다. 제5 트랜지스터의 게이트는 제1 트랜지스터의 드레인에 연결되고, 제6 트랜지스터의 게이트는 제2 트랜지스터의 드레인에 연결된다. 제2 정전류 유닛은 제5 및 제6 트랜지스터의 소스들 사이에 연결된다. 제5 및 제6 트랜지스터의 소스들은 서로 연결된다. 제5 및 제6 트랜지스터의 드레인에 각각 전기적으로 연결된 2개의 노드로부터 2개의 출력 신호가 출력된다.
본 발명의 상기 양태는 2개의 출력 신호 간의 타이밍 시프트를 억제한다.
실시형태와 함께, 그 목적 및 이점은 첨부하는 도면과, 현재의 바람직한 실시형태에 대한 이하의 설명을 참조하여 최적으로 이해될 수 있다.
도 1은 데이터 전송 시스템의 개략도이다.
도 2는 반도체 디바이스의 개략 블록도이다.
도 3은 제1 실시형태에 따른 차동 증폭기의 회로도이다.
도 4는 도 3의 차동 증폭기의 동작 파형도이다.
도 5는 제2 실시형태에 따른 차동 증폭기의 회로도이다.
도 6은 다른 차동 증폭기의 회로도이다.
도 7은 종래 기술의 드라이버 회로의 회로도이다.
도 8은 도 7의 드라이버 회로의 동작 파형도이다.
도 9는 도 7의 드라이버 회로의 동작 파형도이다.
이하, 도면을 참조하여 실시형태에 대해 설명한다.
도 1에 도시하는 바와 같이, 데이터 전송 시스템은 개인용 컴퓨터(PC)(11)와 디지털 카메라(12)를 포함한다. 개인용 컴퓨터(11)과 디지털 카메라(12)는 케이블(13)로 서로 연결되어 있다. 케이블(13)로서, 데이터 전송에 이용되는 인터페이스와 호환 가능한 케이블, 예컨대 USB 케이블이 이용된다. 디지털 카메라(12)는 데이터 전송용 드라이버 회로를 포함한다. 드라이버 회로는 예컨대 차동 증폭기를 포함할 수 있다. 전송 데이터, 예컨대 화상 데이터가 디지털 카메라(12)로부터 케이블(13)을 통해 개인용 컴퓨터(11)에 전송된다.
도 2에 도시하는 바와 같이, 디지털 카메라(12)에 내장된 반도체 디바이스(20)는 전체 제어를 수행하는 마이크로프로세서(MPU)(21)와, 인터페이스(22)와, 메모리[RAM(Random Access Memory](23)와, 주변 회로(24)를 포함하며, 이들은 버스(25)로 서로 연결되어 있다. 주변 회로(24)는 촬상 포커스 제어, 색상 보정 등의 화상 처리, 픽업된 화상 데이터를 소정의 포맷[예컨대, JPEG(Joint Photographic Experts Group)]의 화상 데이터로 변환하기 위한 데이터 변환 처리 등을 수행하는 회로를 포함한다. 생성된 화상 데이터는 도시하지 않은 저장 장치에 저장된다. 저장 장치는 예컨대 하드 디스크 드라이브(HDD) 또는 비휘발성 메모리이다. 인터페이스(22)는 드라이버 회로(26)를 포함한다. 드라이버 회로(26)는 MPU(21)의 제어 하에서 화상 데이터를 출력한다. 화상 데이터는 케이블(13)을 통해 개인용 컴퓨터(11)에 전송된다.
다음으로, 차동 증폭기(출력 회로)의 구성예에 대해 이제 설명한다.
[제1 실시형태]
차동 증폭기의 제1 실시형태에 대해 도 3과 도 4를 참조하여 이제 설명한다.
도 3에 도시하는 바와 같이, 차동 증폭기(30)는 입력 유닛(31)과 차동 유닛(32)을 포함한다. 입력 유닛(31)는 입력 단자(Pi1, Pi2)에 각각 공급된 상보적인 입력 신호(IN, XIN)에 기초하여 상보적인 내부 신호(INa, XINa)를 생성한다.
입력 신호(IN)는 트랜지스터(M1)의 게이트에 공급되고, 반전 입력 신호(XIN)는 트랜지스터(M2)의 게이트에 공급된다. 트랜지스터(M1)의 소스는 저전위 전압(VSS)이 공급된 배선에 연결된다. 이하의 설명에서는, 저전위 전압(VSS)이 공급된 배선을 그 전압에 기초하여 배선(VSS)라고 한다. 이것은 다른 전압이 공급된 배선에 대해서도 적용된다. 트랜지스터(M1)의 드레인은 트랜지스터(M3)의 드레인에 연결된다.
트랜지스터(M2)의 소스는 배선(VSS)에 연결되고, 트랜지스터(M2)의 드레인은 트랜지스터(M4)의 드레인에 연결된다. 트랜지스터(M1)의 드레인과 트랜지스터(M3)의 드레인 사이의 노드(N1)는 제1 인버터(33)의 출력 노드로서 기능하며 트랜지스터(M4)의 게이트에 연결된다. 트랜지스터(M2)의 드레인과 트랜지스터(M4)의 드레인 사이의 노드(N2)는 제2 인버터(34)의 출력 노드로서 기능하며 트랜지스터(M3)의 게이트에 연결된다.
트랜지스터(M1, M3)는 입력 신호(IN)을 수신하는 제1 인버터(33)로서 동작한다. 또한, 트랜지스터(M2, M4)는 반전 입력 신호(XIN)을 수신하는 제2 인버터(34)로서 동작한다. 제1 인버터(33)과 제2 인버터(34)는 서로 교차 연결된다.
트랜지스터(M3)의 소스와 트랜지스터(M4)의 소스 사이의 노드(N3)는 트랜지스터(M5)에 연결된다. 트랜지스터(M5)는 예컨대 p채널 MOS 트랜지스터이다. 트랜지스터(M5)의 드레인은 노드(N3)에 연결된다. 트랜지스터(M5)의 소스는 고전위 전압(VDD)이 공급되는 배선[이하, 배선(VDD)이라고 함]에 연결된다. 트랜지스터(M5)의 게이트에는 바이어스 전압(VB)이 공급된다. 트랜지스터(M5)는 바이어스 전압(VB)에 따라 드레인 전류를 공급하는 정전류원으로서 동작한다. 트랜지스터(M5)는 제1 정전류 유닛의 일례이다. 트랜지스터(M5)는 노드(N3)의 전압(Vps1)을, 바이어스 전압(VB)에 따라 고전위 전압(VDD)보다 트랜지스터(M5)의 소스-드레인 전압만큼 낮은 값으로 설정한다.
또한, 입력 유닛(31)은 트랜지스터(M6, M7)와 OR 게이트(35)를 포함한다. OR 게이트(35)에는 상보 입력 신호(IN, XIN)이 공급된다. OR 게이트(35)의 출력 단자는 트랜지스터(M6, M7)의 게이트에 연결된다. 트랜지스터(M6, M7) 각각은 예컨대 p채널 MOS 트랜지스터이다. 트랜지스터(M6)는 인버터(33)의 트랜지스터(M3)와 병렬로 연결된다. 트랜지스터(M7)는 인버터(34)의 트랜지스터(M4)와 병렬로 연결된다. 즉, 트랜지스터(M6)의 소스와 드레인은 각각 트랜지스터(M3)의 소스와 드레인에 연결되고, 트랜지스터(M7)의 소스와 드레인은 각각 트랜지스터(M4)의 소스와 드레인에 연결된다.
OR 게이트(35)는 입력 신호(IN, XIN)가 모두 로우 레벨(L 레벨)일 때에 로우 레벨(L 레벨)을 갖는 제어 신호(S1)를 출력하고, 입력 신호(IN, XIN) 중 적어도 하나가 하이 레벨(H 레벨)일 때에 하이 레벨(H 레벨)을 갖는 제어 신호(S1)를 출력한다. 제어 신호(S1)는 트랜지스터(M6, M7)의 게이트에 공급된다. 트랜지스터(M6, M7)는 H 레벨의 제어 신호(S1)에 응답하여 비활성화되고 L 레벨의 제어 신호(S1)에 응답하여 활성화된다. 활성 상태의 트랜지스터(M6)는 트랜지스터(M3)의 소스와 드레인을 연결한다. 마찬가지로, 활성 상태의 트랜지스터(M7)는 트랜지스터(M4)의 소스와 드레인을 연결한다. 따라서, 입력 신호(IN, XIN)가 모두 L 레벨일 때에, 인버터(33, 34)의 출력 노드(N1, N2) 각각의 전위는 노드(N3)의 전위와 같게 된다. 즉, L 레벨을 갖는 입력 신호(IN, XIN)에 응답하여, OR 게이트(35)와 트랜지스터(M6, M7)은 내부 신호(INa, XINa)의 전위를 노드(N3)의 전위와 같게 설정한다. OR 게이트(35)는 신호 생성 회로의 일례이다.
또한, 입력 유닛(31)은 스위치(SW1, SW2) 및 다이오드(D1, D2)를 포함한다. 스위치(SW1)는 노드(N1)에 연결된 제1 단자와, 다이오드(D1)의 애노드에 연결된 제2 단자를 포함한다. 다이오드(D1)의 캐소드는 배선(VSS)에 연결된다. 마찬가지로, 스위치(SW2)는 노드(N2)에 연결된 제1 단자와, 다이오드(D2)의 애노드에 연결된 제2 단자를 포함한다. 다이오드(D2)의 캐소드는 배선(VSS)에 연결된다. 다이오드(D1, D2)는 같은 전기 특성을 갖도록 구성된다.
스위치(SW1, SW2)는, 예컨대 도 2에 도시하는 바와 같이 MPU(21)로부터 공급된 제어 신호에 응답하여 턴온 및 턴오프된다. 예컨대, MPU(21)는 데이터 전송 기간에 제1 레벨(예컨대, 하이 레벨)을 갖는 제어 신호를 출력하고, 데이터 무전송 기간에는 제1 레벨과 다른 제2 레벨(예컨대, 로우 레벨)을 갖는 제어 신호를 출력한다. 스위치(SW1, SW2)는 제1 레벨의 제어 신호에 응답하여 턴온되고, 제2 레벨의 제어 신호에 응답하여 턴오프된다.
스위치(SW1)가 턴온될 때에, 다이오드(D1)의 애노드는 노드(N1)에 연결된다. 트랜지스터(M1)가 비활성 상태일 때에, 다이오드(D1)는 노드(N1)의 전압, 즉 내부 신호(INa)의 레벨을, 저전위 전압(VSS)보다 다이오드(D1)의 임계 전압(포워드 전압)(Vd1)만큼 높은 전위에 클램핑한다. 트랜지스터(M1)가 활성 상태일 때에, 노드(N1)의 전압은 저전위 전압(VSS)과 같아진다. 그러므로, 스위치(SW1)가 온 상태일 때에, 내부 신호(INa)는 저전위 전압(VSS)부터 다이오드(D1)의 임계 전압(Vd1)까지의 범위에서 시프트된다. 스위치(SW1)가 오프 상태이고 트랜지스터(M1)가 비활성 상태일 경우, 노드(N1)의 전압은 트랜지스터(M3, M5)에 의해 고전위 전압(VDD)의 레벨로 설정된다. 따라서, 스위치(SW1)가 온 상태일 경우, 스위치(SW1)와 다이오드(D1)는 노드(N1)에 생성된 전압의 범위, 즉 내부 신호(INa)의 진폭을 제한한다.
마찬가지로, 스위치(SW2)가 턴온될 때에, 다이오드(D2)는 노드(N2)의 전압, 즉 반전 내부 신호(XINa)의 레벨을, 저전위 전압(VSS)보다 다이오드(D2)의 임계 전압(포워드 전압)(Vd2)만큼 높은 전위에 클램핑한다. 따라서, 스위치(SW2)가 온상태일 때에, 스위치(SW2)와 다이오드(D2)는 노드(N2)에 생성된 전압의 범위, 즉 반전 내부 신호(XINa)의 진폭을 제한한다.
노드(N1, N2)는 차동 유닛(32)에 연결된다. 차동 유닛(32)에는 노드(N1)의 전압을 갖는 내부 신호(INa) 및 노드(N2)의 전압을 갖는 반전 내부 신호(XINa)가 공급된다.
차동 유닛(32)은 내부 신호(INa)가 공급되는 게이트를 갖는 트랜지스터(M11)와, 반전 내부 신호(XINa)가 공급되는 게이트를 갖는 트랜지스터(M12)를 포함한다. 트랜지스터(M11, M12) 각각은 예컨대 p채널 MOS 트랜지스터이다. 트랜지스터(M11, M12)는 차동쌍으로서 기능한다. 트랜지스터(M11, M12)의 소스는 서로 연결된다. 트랜지스터(M11, M12)의 소스들 사이의 노드(N11)는 트랜지스터(M13)에 연결된다.
트랜지스터(M13)는 예컨대 p채널 MOS 트랜지스터이다. 트랜지스터(M13)는 노드(N11)에 연결된 드레인과, 배선(VDD)에 연결된 소스와, 바이어스 전압(VB)이 공급되는 게이트를 포함한다. 트랜지스터(M13)는 바이어스 전압(VB)에 따라 드레인 전류를 공급하는 정전류원으로서 동작한다. 트랜지스터(M13)는 제2 정전류 유닛의 일례이다. 노드(N11)의 전압(Vps2)은 바이어스 전압(VB)에 따라 고전위 전압(VDD)보다 트랜지스터(M3)의 소스-드레인 전압만큼 낮은 값에 설정된다.
트랜지스터(M11)의 드레인은 레지스터(R11, R12)를 통해 배선(VSS)에 연결된다. 트랜지스터(M12)의 드레인은 레지스터(R13, R14)를 통해 배선(VSS)에 연결된다. 레지스터(R11, R12) 사이의 노드(N12)는 출력 단자(Po1)에 연결되고, 레지스터(R13, R14) 사이의 노드(N13)는 출력 단자(Po2)에 연결된다.
입력 유닛(31) 내에 쌍으로 배치된 트랜지스터는 같은 전기 특성을 갖는 형태로 구성된다. 예컨대, 인버터(33)의 트랜지스터(M1)와 인버터(34)의 트랜지스터(M2)는 같은 전기 특성을 갖도록 구성된다. 이 경우, 예컨대 트랜지스터(M1)의 게이트 길이 및 게이트 폭은 트랜지스터(M2)의 게이트 길이 및 게이트 폭과 각각 같도록 설정된다. 마찬가지로, 인버터(33)의 트랜지스터(M3)와 인버터(34)의 트랜지스터(M4)는 같은 전기 특성을 갖도록 구성된다. 마찬가지로, 차동 유닛(32) 내에 쌍으로 배열된 트랜지스터는 같은 전기 특성을 갖는 형태로 구성된다. 예컨대, 내부 신호(INa)를 수신하는 트랜지스터(M1)와, 반전 내부 신호(XINa)를 수신하는 트랜지스터(M2)는 같은 전기 특성을 갖도록 구성된다.
입력 유닛(31)에서, 트랜지스터(M5)는 인버터(33, 34)에 전류를 공급한다. 차동 유닛(32)에서, 트랜지스터(M13)는 트랜지스터(M11, M12)에 전류를 공급한다. 또한, 차동 유닛(32)의 트랜지스터(M13)는 입력 유닛(31)의 트랜지스터(M5)가 공급하는 전류에 비례한 전류를 공급한다. 예컨대, 트랜지스터(M5, M13)는 트랜지스터(M13)를 통과하는 전류의 크기에 대한, 트랜지스터(M5)를 통과하는 전류의 크기의 비(전류비)가 1:6이 되도록 구성된다.
트랜지스터(M13)에 대한 트랜지스터(M5)의 전류비는, 예컨대 병렬로 연결된 트랜지스터의 수에 의해 설정된다. 예컨대, 트랜지스터(M13)는, 트랜지스터(M5)와 유사한 형태로 구성되며 서로 병렬로 연결된 6개의 트랜지스터(제1 단위 트랜지스터)를 포함한다. 트랜지스터(M5)는 제1 단위 트랜지스터 각각과 같은 게이트 길이 및 게이트 폭을 갖는다. 다시 말해, 트랜지스터(M5)는 제1 단위 트랜지스터 각각과 같은 전기 특성(예컨대, 임계 전압)을 갖는다. 이런 식으로, 트랜지스터(M13)에 대한 트랜지스터(M5)의 전류비는 소정의 값(이 경우에는 1:6)으로 설정된다.
마찬가지로, 차동 증폭기(30)에서, 각기 게이트에 같은 신호가 공급되는 트랜지스터들은 트랜지스터(M5, M13) 간의 전류비와 같은 전류비를 갖도록 설정된다. 예컨대, 각기 게이트에 내부 신호(INa)가 공급되는 트랜지스터(M4, M11)에서, 트랜지스터(M11)에 대한 트랜지스터(M4)의 전류비는 소정의 값(1:6)으로 설정된다. 이 경우, 예컨대 트랜지스터(M11)는, 트랜지스터(M4)와 유사한 형태로 구성되고 서로 병렬로 연결된 6개의 트랜지스터(제2 단위 트랜지스터)를 포함한다. 따라서, 트랜지스터(M4, M11)는 소정의 비(1:6)로 같은 임계 전압 및 공급 전류를 갖도록 구성된다.
마찬가지로, 각기 게이트에 반전 내부 신호(XINa)가 공급되는 트랜지스터(M3, M12)에서, 트랜지스터(M12)에 대한 트랜지스터(M3)의 전류비는 소정의 값(1:6)으로 설정된다. 이 경우, 예컨대 트랜지스터(M12)는, 트랜지스터(M3)와 유사한 형태로 구성되며 서로 병렬로 연결된 6개의 트랜지스터(제2 단위 트랜지스터와 같을 수 있는 제3 단위 트랜지스터)를 포함한다. 따라서, 트랜지스터(M3, M12)는 소정의 비(1:6)로 같은 임계 전압 및 공급 전류를 갖도록 구성된다.
전술한 바와 같이, 트랜지스터(M13)에 대한 트랜지스터(M5)의 전류비는, 트랜지스터(M12)에 대한 트랜지스터(M3)의 전류비뿐만 아니라 트랜지스터(M11)에 대한 트랜지스터(M4)의 전류비와도 같다. 본 예에서는, 트랜지스터(M13)의 수에 대한 트랜지스터(M5)의 수의 비, 트랜지스터(M11)의 수에 대한 트랜지스터(M4)의 수의 비, 및 트랜지스터(M12)의 수에 대한 트랜지스터(M3)의 수의 비가 서로 같다. 또한, 트랜지스터(M3, M4)의 임계 전압은 트랜지스터(M11, M12)의 임계 전압과 같다. 그러므로, 노드(N3)의 전압(Vps1)은 노드(N11)의 전압(Vps2)과 같다.
또한, 트랜지스터(M4, M11)는 그 각 게이트에 내부 신호(INa)가 공급된다. 트랜지스터(M3, M12)는 그 각 게이트에 반전 내부 신호(XINa)가 공급된다. 그러므로, 트랜지스터(M4, M11)는 내부 신호(INa)에 응답하여 실질적으로 같은 타이밍에 활성화된다. 마찬가지로, 트랜지스터(M3, M12)는 반전 내부 신호(XINa)에 응답하여 실질적으로 같은 타이밍에 활성화된다.
다음으로, 차동 증폭기(30)의 동작에 대해서 이제 설명한다.
도 4에 도시하는 바와 같이, L 레벨[저전위 전압(VSS)의 레벨]을 갖는 입력 신호(IN)와 H 레벨[고전위 전압(VDD)의 레벨]을 갖는 반전 입력 신호(XIN)가 차동 증폭기(30)에 공급된다. 이 경우, 도 3에 있어서, 트랜지스터(M1)는 L 레벨의 입력 신호(IN)에 응답하여 비활성화되고, 트랜지스터(M2)는 H 레벨의 반전 입력 신호(XIN)에 응답하여 활성화된다. 그 결과, 도 4에 도시하는 바와 같이, 내부 신호(INa)는 저전위 전압(VSS)보다 다이오드(D1)의 임계 전압(Vd1)만큼 높은 전위를 갖고, 반전 내부 신호(XINa)는 L 레벨[저전위 전압(VSS)의 레벨]을 갖는다.
시각 T0에서, 입력 신호(IN)는 상승하기 시작하고, 반전 입력 신호(XIN)는 하강하기 시작한다.
계속해서, 입력 신호(IN)가 트랜지스터(M1)의 임계 전압(Vt1)을 초과할 때에(시각 T1), 트랜지스터(M1)는 활성화된다. 이것은 내부 신호(INa)를 저하시킨다.
내부 신호(INa)가 노드(N3)의 전압(Vps1)보다 트랜지스터(M11)의 임계 전압(Vt11)만큼 낮은 전압(V1) 아래로 저하될 때에(시각 T2), 트랜지스터(M11)는 활성화된다. 따라서, 활성 상태의 트랜지스터(M11)를 통해 레지스터(R11, R12)에 전류가 흐른다. 이것은 출력 신호(OUT)의 전압을 상승시킨다.
이 경우, 트랜지스터(M11)와 임계값이 같은 트랜지스터(M4)의 게이트에는 내부 신호(INa)가 공급된다. 따라서, 트랜지스터(M4)도 활성화된다. 그러므로, 활성 상태의 트랜지스터(M4)를 통과하는 전류는 노드(N2)의 전위, 즉 반전 내부 신호(XINa)의 전압을 상승시킨다. 반전 내부 신호(XINa)는 차동 유닛(32) 내의 트랜지스터(M12)의 게이트에 공급된다. 이에, 트랜지스터(M12)를 지나 레지스터(R13, R14)를 통과하는 전류는 반전 출력 신호(XOUT)의 전압을 저하시키도록 감소하기 시작한다.
이런 식으로, 시각 T2에서, 출력 신호(OUT)의 전압은 상승하기 시작하고 반전 출력 신호(XOUT)의 전압은 저하하기 시작한다. 즉, 출력 신호(OUT)가 변화하는 타이밍은 반전 출력 신호(XOUT)가 변화하는 타이밍과 일치한다.
후속하여, 반전 내부 신호(XINa)가 전압(V1)을 초과할 때에(시각 T3), 트랜지스터(M12)는 비활성화된다. 이에, 반전 출력 신호(XOUT)는 저전위 전압(VSS)의 레벨에 유지된다. 반전 내부 신호(XINa)는 트랜지스터(M3)의 게이트에 공급된다. 따라서, 트랜지스터(M3)는 비활성화된다. 이에, 내부 신호(INa)는 저전위 전압(VSS)의 레벨에 유지된다. 따라서, 트랜지스터(M11)의 게이트 전압은 더 이상 저하하지 않는다. 즉, 트랜지스터(M11)에 흐르는 전류의 크기는 변하지 않는다. 또한, 시각 T3에서, 이미 트랜지스터(M12)는 비활성 상태이다. 그렇기 때문에, 트랜지스터(M12)의 게이트 전압이 더 상승하더라도, 트랜지스터(M12)는 비활성 상태로 유지된다. 그러므로, 트랜지스터(M12)에 흐르는 전류의 크기는 변하지 않고, 트랜지스터(M11)에 흐르는 전류의 크기에 영향을 주지 않는다. 따라서, 출력 신호(OUT)의 전압은 더 이상 상승하지 않는다. 그러므로, 실질적으로 같은 타이밍에 출력 신호(OUT)의 상승 및 반전 출력 신호(XOUT)의 하강이 정지된다. 즉, 출력 신호(OUT) 및 반전 출력 신호(XOUT)는 실질적으로 같은 타이밍에 안정적인 레벨로 유지된다.
계속해서, 반전 내부 신호(XINa)가 저전위 전압(VSS)보다 다이오드(D2)의 임계 전압(Vd2)만큼 높은 전압을 초과할 때에(시각 T4), 다이오드(D2)는 활성화된다. 그러므로, 다이오드(D2)는 반전 내부 신호(XINa)를 저전위 전압(VSS)보다 임계 전압(Vd2)만큼 높은 전압에 클램핑한다.
이상에서는, 입력 신호(IN)가 L 레벨에서 H 레벨로 변하는 경우[다시 말해, 반전 입력 신호(XIN)가 H 레벨에서 L 레벨로 변하는 경우]에 대해서 설명하였다. 반전 입력 신호(XIN)가 L 레벨에서 H 레벨로 변하는 경우[다시 말해, 입력 신호(IN)가 H 레벨에서 L 레벨로 변하는 경우]에 대해서도 같은 동작이 수행되며, 도면 및 설명은 생략한다.
그런 식으로, 차동 증폭기(30)는 입력 신호(IN)의 변화에 대해 출력 신호(OUT)가 변하는 타이밍을, 반전 입력 신호(XIN)의 변화에 대해 반전 출력 신호(XOUT)가 변하는 타이밍과 일치시킨다. 그 결과, 출력 신호(OUT)의 전위와 반전 출력 신호(XOUT)의 전위가 서로 같아지는 전압, 즉 출력 신호(OUT)의 파형과 반전 출력 신호(XOUT)의 파형의 크로스점 전압은 출력 전압(OUT, XOUT) 각각의 진폭의 중간점 전압에 설정된다.
제1 실시형태의 출력 회로는 다음과 같은 이점을 갖는다.
(1) 입력 신호(IN, XIN)가 트랜지스터(M1, M2)의 게이트에 각각 공급된다. 트랜지스터(M1)의 드레인은 트랜지스터(M3)의 드레인과 트랜지스터(M4)의 게이트에 연결되고, 트랜지스터(M2)의 드레인은 트랜지스터(M3)의 게이트와 트랜지스터(M4)의 드레인에 연결된다. 또한, 트랜지스터(M1, M2)의 드레인은 차동쌍으로서 기능하는 트랜지스터(M11, M12)의 게이트에 각각 연결된다. 트랜지스터(M3, M4)의 소스는 바이어스 전압(VB)이 공급되는 게이트를 갖는 트랜지스터(M5)에 연결된다. 트랜지스터(M11, M12)의 소스는 바이어스 전압(VB)이 공급되는 게이트를 갖는 트랜지스터(M13)에 연결된다.
입력 신호(IN)가 트랜지스터(M1)의 임계 전압(Vt1)을 초과할 때에, 트랜지스터(M1)는 활성화된다. 이것은 내부 신호(INa)의 전압을 저하시킨다. 내부 신호(INa)의 전압이 노드(N3)의 전압(Vps1)보다 트랜지스터(M11)의 임계 전압(Vt11)만큼 낮은 전압(V1) 아래로 저하될 경우, 트랜지스터(M11)는 활성화된다. 이에, 활성 상태의 트랜지스터(M11)를 통해 레지스터(R11, R12)에 전류가 흐른다. 그 결과, 출력 신호(OUT)의 전압이 상승한다. 또한, 내부 신호(INa)에 응답해서, 트랜지스터(M4)가 활성화되어, 반전 내부 신호(XINa)의 전압이 상승한다. 반전 내부 신호(XINa)의 상승은 트랜지스터(M12)를 통해 레지스터(R13, R14)에 흐르는 전류를 감소시킨다. 따라서, 반전 출력 신호(XOUT)의 전압이 저하한다.
이런 식으로, 차동 증폭기(30)는 입력 신호(IN)의 변화에 대해 출력 신호(OUT)가 변하는 타이밍을, 반전 입력 신호(XIN)의 변화에 대해 반전 출력 신호(XOUT)가 변하는 타이밍과 일치시킨다. 다시 말해, 출력 신호(OUT, XOUT) 간의 타이밍 시프트가 억제된다. 따라서, 출력 신호(OUT, XOUT)의 전위가 서로 같아지는 전압[즉, 출력 신호(OUT)의 파형과 반전 출력 신호(XOUT)의 파형 간의 크로스점에서의 전압]은 출력 신호(OUT, XOUT) 각각의 진폭의 중간점 전압에 설정될 수 있다.
(2) 입력 신호(IN, XIN)가 모두 L 레벨일 때에, OR 게이트(35)와 트랜지스터(M6, M7)는 내부 신호(INa, XINa) 각각의 전위를 노드(N3)의 전위에 설정한다. 이에, 입력 신호(IN, XIN)가 모두 L 레벨일 때에 내부 신호(INa, XINa)가 불명확해지는 것을 피한다. 또한, 노드(N3)의 전위는 노드(N11)의 전위와 같다. 그러므로, 트랜지스터(M11, M12)는 소스 전압(Vps2)에 있는 내부 신호(INa, XINa)에 의해 비활성화된다. 따라서, 입력 신호(IN, XIN)가 모두 L 레벨일 때에 출력 신호(OUT, XOUT)는 모두 L 레벨[저전위 전압(VSS)의 레벨]에 유지된다.
(3) 스위치(SW1)와 다이오드(D1)는 게이트에 입력 신호(IN)가 공급되는 트랜지스터(M1)의 소스와 게이트 단자 사이에 직렬로 연결된다. 마찬가지로, 스위치(SW2)와 다이오드(D2)는 게이트에 반전 입력 신호(XIN)가 공급되는 트랜지스터(M2)의 드레인과 소스 단자 사이에 직렬로 연결된다. 따라서, 내부 신호(INa)는 저전위 전압(VSS)보다 다이오드(D1)의 임계 전압(Vd1)(포워드 전압)만큼 높은 전압으로부터 저하되고, 반전 내부 신호(XINa)는 저전위 전압(VSS)보다 다이오드(D2)의 임계 전압(Vd2)(포워드 전압)만큼 높은 전압으로부터 저하된다. 다이오드(D1, D2)를 생략하면, 내부 신호(INa, XINa)는 각각 고전위 전압(VDD) 레벨을 갖는다. 따라서, 내부 신호(INa, XINa)가 고전위 전압(VDD)으로부터 저하되는 경우와 비교해서, 내부 신호(INa, XINa)는 도 4에 도시하는 전압(V1) 아래로 급속하게 저하된다. 즉, 트랜지스터(M11, M12)를 활성화시키는데 시간이 적게 걸린다. 그 결과, 데이터를 더 빠르게 전송할 수 있다.
(4) 스위치(SW1, SW2)는 다이오드(D1, D2)와 각각 직렬로 연결된다. 그러므로, 스위치(SW1, SW2)를 턴오프함으로써, 전류는 다이오드(D1, D2) 각각을 통과하지 않는다. 이에, 차동 증폭기(30)에서의 전류 소비가 감소한다.
(5) 다이오드(D1, D2)는 내부 신호(INa, XINa) 각각의 진폭을 제한한다. 진폭이 클수록 소정의 레벨로 변하는데 시간이 많이 걸린다. 이 경우, 입력 신호(IN, XIN)가 짧은 주기로 반전될 때에, 내부 신호(INa, XINa)가 예컨대 고전위 전압(VDD)에 도달하기 전, 다음 변화가 시작되면 심볼간 간섭(intersymbol interference)이 발생할 가능성이 있을 수 있다. 그러므로, 내부 신호(INa, XINa)의 진폭을 제한함으로써, 데이터 전송에서의 심볼간 간섭을 피할 수 있다.
[제2 실시형태]
도 5를 참조하면서, 제2 실시형태에 대해 이어서 설명한다. 제1 및 제2 실시형태에 있어서 같은 구성요소에는 같은 도면부호를 붙이며, 같은 구성요소에 대한 반복적인 설명은 일부 또는 전체 생략하기로 한다.
도 5에 도시하는 바와 같이, 차동 증폭기(40)는 입력 유닛(31a), 차동 유닛(32), 및 바이어스 전압 제어 유닛(41)을 포함한다.
입력 유닛(31a) 내의 트랜지스터(M5)의 게이트와 드레인은 바이어스 전압 제어 유닛(41)에 연결된다.
바이어스 전압 제어 유닛(41)은 트랜지스터(M21, M22), 레지스터(R21), 및 연산 증폭기(42)를 포함한다. 트랜지스터(M21, M22)는 각각 예컨대 p채널 MOS 트랜지스터이다. 트랜지스터(M21)는 소스가 배선(VDD)에 연결되고, 드레인이 트랜지스터(M22)의 소스에 연결되며, 게이트에는 바이어스 전압(VB)이 공급된다. 레지스터(R21)는 제1 단자가 트랜지스터(M22)의 드레인에 연결되고, 제2 단자는 배선(VSS)에 연결된다. 트랜지스터(M22)의 게이트는 배선(VSS)에 연결된다.
트랜지스터(M21, M22) 사이의 노드(N21)는 연산 증폭기(42)의 반전 입력 단자에 연결된다. 연산 증폭기(42)의 비반전 입력 단자는 입력 유닛(31a) 내의 노드(N3), 즉 트랜지스터(M5)의 드레인에 연결된다. 연산 증폭기(42)의 출력 단자는 트랜지스터(M5)의 게이트에 연결된다.
바이어스 전압 제어 유닛(41) 내에 배치된 트랜지스터(M21), 트랜지스터(M22), 및 레지스터(R21)는, 차동 유닛(32) 내에 배치된 트랜지스터(M13), 트랜지스터(M11)(M12), 및 레지스터(R11, R12)(R13, R14)에 대응하여 각각 구성된다. 예컨대, 트랜지스터(M21)는 트랜지스터(M13)가 공급하는 전류의 크기와 같은 크기의 전류를 공급하도록 구성되어 있고, 트랜지스터(M22)는 트랜지스터(M11)(M12)가 공급하는 전류의 크기와 같은 크기의 전류를 공급하도록 구성되어 있다. 레지스터(R21)는 레지스터(R11, R12)의 조합 저항값과 같은 저항값을 갖도록 구성되어 있다. 트랜지스터(M21, M22)와 레지스터(R21)는 차동 유닛(32) 내의 노드(N11)의 전압(Vps2)을, 트랜지스터(M21, M22) 사이의 노드(N21)의 기준 전압(Vps3)과 같게 설정하는데 이용된다.
연산 증폭기(42)는 2개의 입력 단자의 전압이 서로 같아지도록 바이어스 전압(VB1)을 생성한다. 본 실시형태에 있어서, 연산 증폭기(42)는 트랜지스터(M5)의 드레인 전압, 즉 노드(N3)의 전압(Vps1)이 바이어스 전압(VB)에 기초해 노드(N21)에 생성된 기준 전압(Vps3)과 같아지도록 바이어스 전압(VB1)을 생성한다. 여기서, 노드(N21)에 생성된 기준 전압(Vps3)은 차동 유닛(32) 내의 노드(N11)의 전압(Vps2)과 같다. 따라서, 연산 증폭기(42)는 입력 유닛(31a) 내의 노드(N3)의 전압(Vps1)이 차동 유닛(32) 내의 노드(N11)의 전압(Vps2)과 같아지도록 바이어스 전압(VB1)을 생성한다.
제2 실시형태의 출력 회로는 제1 실시형태의 이점과 함께, 다음의 이점을 갖는다.
(6) 바이어스 전압 제어 유닛(41)은 트랜지스터(M21, M22)와 레지스터(R21)을 이용하여, 바이어스 전압(VB)에 기초해 기준 전압(Vps3)을 생성한다. 그리고, 바이어스 전압 제어 유닛(41)은 노드(N3)의 전압(Vps1), 즉 트랜지스터(M3, M4) 각각의 소스 전압이 기준 전압(Vps3)과 같아지도록 트랜지스터(M5)를 제어한다. 그러므로, 차동 유닛(32) 내의 노드(N11)의 전압(Vps2), 즉 트랜지스터(M11, M12)의 소스 전압은 입력 유닛(31a) 내의 트랜지스터(M3, M4)의 소스 전압과 같아진다.
또한, 바이어스 전압 제어 유닛(41)은 온도 변화와 같은 요인으로 인한, 노드(N3)의 전압(Vps1)과 노드(N11)의 전압(Vps2) 간의 전압차를 피할 수 있다. 그 결과, 온도 변화 등으로 인한, 출력 신호(OUT, XOUT) 간의 타이밍 시프트를 억제할 수 있다.
당업자라면, 본 발명의 범위에서 벗어나는 일없이 전술한 실시형태들을 다수의 다른 형태로 실시할 수 있음이 명백할 것이다. 구체적으로, 전술한 실시형태들은 이하의 형태로 실시될 수 있다는 것을 이해할 것이다.
전술한 실시형태에서는, p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터는 서로 교체될 수 있다. 트랜지스터의 극성을 서로 교체하여도 차동 증폭기(출력 회로)는 전술한 실시형태에서 얻는 이점과 같은 이점을 갖는다.
예를 들어, 도 3에 도시한 차동 증폭기(30)는 도 6에 도시한 것으로 변경될 수 있다. 도 6에 도시한 차동 증폭기(50)의 구성요소에는, 도 3에 도시한 차동 증폭기(30)의 구성요소와 같은 도면부호가 주어진다. 물론, 다이오드(D1, D2)의 접속과 전위 설정은 도 3에 도시한 차동 증폭기(30)와 반대가 된다.
차동 증폭기(50)는 도 3에 도시한 OR 게이트(35) 대신에 AND 게이트(51)를 포함한다. AND 게이트(51)는 신호 생성 회로의 일례이다. AND 회로(51)는 입력 신호(IN, XIN)가 모두 H 레벨일 때에 H 레벨을 갖는 제어 신호(S2)를 출력하고, 입력 신호(IN, XIN) 중 적어도 하나가 L 레벨일 때에 L 레벨을 갖는 제어 신호(S2)를 출력한다. 제어 신호(S2)는 트랜지스터(M6, M7)의 게이트에 공급된다. 트랜지스터(M6, M7)는 H 레벨을 갖는 제어 신호(S2)에 응답하여 활성화되고, L 레벨을 갖는 제어 신호(S2)에 응답하여 비활성화된다. 활성 상태의 트랜지스터(M6)는 트랜지스터(M3)의 소스와 드레인을 서로 연결한다. 마찬가지로, 활성 상태의 트랜지스터(M7)는 트랜지스터(M4)의 소스와 게이트를 서로 연결한다. 따라서, 입력 신호(IN, XIN)가 모두 H 레벨일 때에, 노드(N1, N2)의 전위는 노드(N3)의 전위와 같아진다. 즉, H 레벨을 갖는 입력 신호(IN, XIN)에 응답하여, AND 게이트(51)와 트랜지스터(M6, M7)는 내부 신호(INa, XINa)의 전위를 노드(N3)의 전위와 같게 설정한다. 그러므로, 입력 신호(IN, XIN)가 모두 H 레벨일 때에, 출력 신호(OUT, XOUT)는 모두 H 레벨[고전위 전압(VDD)의 레벨]에 유지될 수 있다.
전술한 실시형태에서는, 예컨대 트랜지스터(M13)에 대한 트랜지스터(M5)의 전류비[예컨대, 트랜지스터(M13)의 제1 단위 트랜지스터의 수]는 적절하게 변경될 수 있다. 마찬가지로, 트랜지스터(M11)에 대한 트랜지스터(M4)의 전류비[예컨대, 트랜지스터(M11)의 제2 단위 트랜지스터의 수]도 적절하게 변경될 수 있다. 마찬가지로, 트랜지스터(M12)에 대한 트랜지스터(M3)의 전류비[예컨대, 트랜지스터(M12)의 제3 단위 트랜지스터의 수] 역시 적절하게 변경될 수 있다. 또한, 트랜지스터(M5, M13) 간의 전류비를 변경할 때에, 트랜지스터(M5, M13) 각각은 서로 병렬로 연결된 복수의 단위 트랜지스터로 구성될 수 있다. 트랜지스터(M3, M12) 간의 전류비를 변경하는 경우뿐만 아니라, 트랜지스터(M4, M11) 간의 전류비를 변경하는 경우에도 마찬가지이다.
전술한 실시형태에서는, 스위치(SW1, SW2)를 생략할 수 있다.
전술한 실시형태에서는, 스위치(SW1, SW2)와 다이오드(D1, D2)를 생략할 수 있다.
전술한 실시형태에서는, 트랜지스터(M6, M7)와, 그 트랜지스터(M6, M7)를 제어하기 위한 신호를 생성하는 OR 게이트(35) 또는 AND 게이트(51)를 생략할 수 있다.
전술한 실시형태에서는, OR 게이트(35) 대신에 배타적 OR 게이트(EX-OR 게이트)를 사용할 수도 있다. EX-OR 게이트는 같은 레벨을 갖는 입력 신호(IN, XIN)[모두 H 또는 L 레벨]에 응답하여 L 레벨을 갖는 신호를 출력하고, 상이한 레벨을 갖는 입력 신호(IN, XIN)에 응답하여 H 레벨을 갖는 신호를 출력한다. 따라서, 같은 레벨을 갖는 입력 신호(IN, XIN)에 응답하여, EX-OR 게이트와 트랜지스터(M6, M7)는 내부 신호(INa, XINa)의 전위를 노드(N3)의 전위와 같게 설정한다. 그러므로, 입력 신호(IN, XIN)가 모두 L 또는 H 레벨일 때에, 출력 신호(OUT, XOUT)는 모두 L 레벨[저전위 전압(VSS) 레벨]에 설정될 수 있다. EX-OR 게이트를 사용하면, 소정의 데이터 전송 표준[예컨대, USB(Universal Serial Bus) 표준 2.0]과 호환되는 드라이버 회로를 제공할 수 있다.
전술한 실시형태에서는 차동 증폭기(30, 40 또는 50)를, 장치[도 1에 도시하는 개인용 컴퓨터(11)와 디지털 카메라(12)] 간의 데이터 전송을 수행하는 드라이버 회로로서 채용하였지만, 차동 증폭기는 여타 디바이스로부터 신호를 출력할 때에도 이용될 수 있다. 예컨대, 차동 증폭기는 하나의 장치 내에서 하나의 디바이스로부터 여타 디바이스로 신호를 출력할 때에 또는 하나의 반도체 디바이스 내에서 하나의 회로로부터 여타 회로로 신호를 출력할 때에 이용될 수 있다.
본 명세서에 기재된 모든 예와 조건문은 본 발명의 원리와 발명자가 제공한 개념을 이해함에 있어서 독자에게 도움을 주어 기술을 촉진시키기 위한 교육적인 목적에서 의도된 것이고, 그러한 기재된 예와 조건문에 대한 제한 없이 해석되어야 하며, 명세서 내의 그러한 예의 구성이 본 발명의 우수성 및 열등성의 실례에 관련된 것은 아니다. 본 발명의 실시형태에 대해 상세하게 설명하였지만, 본 발명의 사상 및 범위에서 일탈하는 일 없이 다양한 변화, 대체, 및 변경이 이루어질 수 있음을 이해해야 한다.

Claims (9)

  1. 게이트와, 소스와, 드레인을 포함하는 제1 트랜지스터로서, 2개의 입력 신호들 중 하나가 상기 게이트에 공급되는 제1 트랜지스터와,
    게이트와, 소스와, 드레인을 포함하는 제2 트랜지스터로서, 2개의 입력 신호들 중 다른 하나가 상기 제2 트랜지스터의 게이트에 공급되는 제2 트랜지스터와,
    상기 제1 트랜지스터의 드레인에 연결된 드레인과, 상기 제2 트랜지스터의 드레인에 연결된 게이트와, 소스를 포함하는 제3 트랜지스터와,
    상기 제1 트랜지스터의 드레인에 연결된 게이트와, 상기 제2 트랜지스터의 드레인에 연결된 드레인과, 소스를 포함하는 제4 트랜지스터와,
    상기 제3 트랜지스터의 소스 및 상기 제4 트랜지스터의 소스 사이의 노드에 연결된 제1 정전류 유닛으로서, 상기 제3 및 제4 트랜지스터의 소스들은 서로 연결된 것인 제1 정전류 유닛과,
    제5 및 제6 트랜지스터를 포함하는 차동쌍(differential pair)으로서, 상기 제5 및 제6 트랜지스터 각각은 게이트와, 소스와, 드레인을 포함하며, 상기 제5 트랜지스터의 게이트는 상기 제1 트랜지스터의 드레인에 연결되고, 상기 제6 트랜지스터의 게이트는 상기 제2 트랜지스터의 드레인에 연결되는 것인 차동쌍과,
    상기 제5 및 제6 트랜지스터의 소스들 사이의 노드에 연결된 제2 정전류 유닛으로서, 상기 제5 및 제6 트랜지스터의 소스들은 서로 연결된 것인 제2 정전류 유닛
    을 포함하고,
    상기 제5 및 제6 트랜지스터의 드레인에 각각 전기적으로 연결된 2개의 노드들로부터 2개의 출력 신호가 출력되는 것인 출력 회로.
  2. 제1항에 있어서, 상기 제5 및 제6 트랜지스터 각각의 임계 전압은 상기 제3 및 제4 트랜지스터 각각의 임계 전압과 같고,
    상기 제5 및 제6 트랜지스터 각각의 소스 전압은 상기 제3 및 제4 트랜지스터 각각의 소스 전압과 같은 것인 출력 회로.
  3. 제1항에 있어서, 상기 제1 정전류 유닛은 제1 전압이 공급되는 제1 배선과 상기 제3 및 제4 트랜지스터의 소스들과의 사이에 연결되는 제1 정전류 트랜지스터를 포함하고, 상기 제1 정전류 트랜지스터는 제1 바이어스 전압이 공급되는 게이트를 포함하며,
    상기 제2 정전류 유닛은 상기 제1 배선과 상기 제5 및 제6 트랜지스터의 소스들과의 사이에 연결되는 제2 정전류 트랜지스터를 포함하고, 상기 제2 정전류 트랜지스터는 상기 제1 바이어스 전압이 공급되는 게이트를 포함하며,
    상기 제1 정전류 트랜지스터와 상기 제2 정전류 트랜지스터는 서로 유사한 형태로 구성되는 것인 출력 회로.
  4. 제1항에 있어서, 상기 제1 정전류 유닛은 제1 전압이 공급되는 제1 배선과 상기 제3 및 제4 트랜지스터의 소스들과의 사이에 연결되는 제1 정전류 트랜지스터를 포함하고, 상기 제1 정전류 트랜지스터는 제1 바이어스 전압이 공급되는 게이트를 포함하며,
    상기 제2 정전류 유닛은 상기 제1 배선과 상기 제5 및 제6 트랜지스터의 소스들과의 사이에 연결되는 제2 정전류 트랜지스터를 포함하고, 상기 제2 정전류 트랜지스터는 제2 바이어스 전압이 공급되는 게이트를 포함하며,
    상기 출력 회로는 상기 제3 및 제4 트랜지스터 각각의 소스 전압이 상기 제2 바이어스 전압에 기초해서 생성된 기준 전압과 같아지도록 상기 제1 바이어스 전압을 생성하는 바이어스 전압 제어 유닛을 더 포함하는 것인 출력 회로.
  5. 제1항에 있어서, 상기 제3 트랜지스터, 상기 제4 트랜지스터 및 상기 제1 정전류 유닛의 각각은 하나의 트랜지스터, 또는 서로 병렬로 연결된 복수의 트랜지스터들이고,
    상기 제5 및 제6 트랜지스터와 상기 제2 정전류 유닛의 각각은 서로 병렬로 연결된 복수의 트랜지스터들이며,
    상기 제5 트랜지스터의 수에 대한 상기 제4 트랜지스터의 수의 비, 상기 제6 트랜지스터의 수에 대한 상기 제3 트랜지스터의 수의 비, 및 상기 제2 정전류 유닛의 수에 대한 상기 제1 정전류 유닛의 수의 비는 서로 같은 것인 출력 회로.
  6. 제1항에 있어서,
    상기 제1 트랜지스터와 병렬로 연결된 제1 다이오드와,
    상기 제2 트랜지스터와 병렬로 연결된 제2 다이오드
    를 더 포함하는 출력 회로.
  7. 제6항에 있어서,
    상기 제1 다이오드와 직렬로 연결된 제1 스위치와,
    상기 제2 다이오드와 직렬로 연결된 제2 스위치
    를 더 포함하는 출력 회로.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제3 트랜지스터와 병렬로 연결된 제7 트랜지스터와,
    상기 제4 트랜지스터와 병렬로 연결된 제8 트랜지스터와,
    상기 2개의 입력 신호가 모두 제1 레벨일 때에 상기 제7 및 제8 트랜지스터를 비활성화시키도록 제어 신호를 생성하는 신호 생성 회로
    를 더 포함하는 출력 회로.
  9. 2개의 입력 신호들에 따라 2개의 내부 신호들을 생성하는 입력 유닛과,
    상기 2개의 내부 신호들에 따라 2개의 출력 신호들을 생성하는 차동 유닛
    을 포함하고,
    상기 차동 유닛은,
    상기 2개의 내부 신호들이 각각 공급되는 한 쌍의 트랜지스터들로서, 각 트랜지스터는 소스를 포함하고, 상기 트랜지스터들의 소스들은 서로 연결되는 것인 한 쌍의 트랜지스터들과,
    상기 트랜지스터들의 소스들에 연결된 정전류 유닛
    을 포함하며,
    상기 입력 유닛은, 교차 연결되며 상기 2개의 입력 신호들이 각각 공급되는 한 쌍의 인버터들을 포함하고,
    상기 입력 유닛은 상기 차동 유닛의 상기 트랜지스터들의 소스 전압들 및 상기 차동 유닛의 상기 트랜지스터들의 임계 전압들에 기초해서 상기 2개의 내부 신호들을 지연시켜 출력하는 것인 출력 회로.
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