JP2010197326A - 半導体装置 - Google Patents

Abstract

【課題】新たにテスト信号用の出力端子を設けることなく、かつ出力信号に伝達遅延の増加が生じない、多値論理回路のテスト回路を有する半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置は、ｎ値入力端子１と、ｎ値入力端子１に入力された入力信号に応じてそれぞれ異なるスレッシュ電圧で動作するコンパレータＣ１〜Ｃｎ−１を備える。また、ｎ値入力端子１及びコンパレータＣ１〜Ｃｎ−１の出力のそれぞれと接続され、コンパレータＣ１〜Ｃｎ−１の出力信号に応じて合成抵抗値を変化させることにより、ｎ値入力端子１を流れる電流を変化させるインピーダンス制御回路８とを備える。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、多値論理回路のテスト回路を有する半導体装置に関する。

半導体装置分野では、システムの大規模化や搭載される論理ゲート数の増加に伴い、入出力端子数も大幅に増加している。しかし、半導体装置に搭載可能な入出力端子数は、パッケージにより制限される。そのため、入出力端子数が搭載可能制限を超過すると、より大きなパッケージを使用しなければいけない場合がある。そこで、多値論理回路を用いて入出力端子数を削減することが行われている。しかし、半導体装置にはテスト用の出力端子も設ける必要があり、端子数削減における課題となっている。更に、個々の多値論理回路において扱うことのできる多値論理数が増大しており、多値論理回路を効率よくテストできる技術の必要性が高まってきている。

多値論理回路を含む半導体装置のテストとして、多値入力端子のスレッシュ電圧テストがある。特許文献１には、スレッシュ電圧テストに使用する端子数を削減する方法が提案されている。

まず、図９を用いて、特許文献１に記載の半導体装置の構成について説明する。図９に示すように、ｎ値入力端子１に、（ｎ−１）個のコンパレータＣ１〜Ｃｎ−１が接続されている。コンパレータＣ１〜Ｃｎ−１は内部ロジック３及びスレッシュ電圧テスト回路６に接続されている。出力端子５は内部ロジック３に接続され、出力端子７は出力モード切替スイッチ４を介して、内部ロジック３またはスレッシュ電圧テスト回路６に接続する構成となっている。なお、コンパレータＣ１〜Ｃｎ−１のそれぞれには、Ｖ１＜Ｖ２＜・・・＜Ｖｎ−１と段階的に異なるスレッシュ電圧が設定されている。

図９に示す半導体装置のテスト動作を説明する。まず、出力端子７を用いて、スレッシュ電圧テスト回路６の出力信号を観測するため、出力モード切替スイッチ４を切り替えて、スレッシュ電圧テスト回路６と出力端子７を接続する。

この状態で、ｎ値入力端子１の入力電圧を０ボルトから順次上げていくと、まずスレッシュ電圧がＶ１であるコンパレータＣ１の出力信号が"Ｌ"レベルから"Ｈ"レベルとなる。そのまま入力電圧を上げていくと、次に、スレッシュ電圧がＶ２であるコンパレータＣ２の出力信号が"Ｌ"レベルから"Ｈ"レベルとなる。これを順次繰り返すことにより、最後に、スレッシュ電圧がＶｎ−１であるコンパレータＣｎ−１の出力信号が"Ｌ"レベルから"Ｈ"レベルとなる。

このとき、図１０に示すように、コンパレータＣ１〜Ｃｎ−１の出力信号が反転するたびに、スレッシュ電圧テスト回路６のテスト出力信号も反転する。すなわち、出力端子７で観測される出力信号は、ｎ値入力端子１の入力電圧がまずＶ１ボルトになると反転し、次にＶ２ボルトになると再び反転する。これが繰り返され、ｎ値入力端子１の入力電圧がＶｎ−１ボルトになると、（ｎ−１）回目の反転をする。

従って、テスト出力信号が反転するときのｎ値入力端子１の電圧を測定し、コンパレータＣ１〜Ｃｎ−１のスレッシュ電圧と照合すれば、コンパレータＣ１〜Ｃｎ−１が正常に動作しているかを判定することができる。

なお、上記は一般的なｎ値入力の場合であるが、４値入力の場合における具体例を示す。図１１は、４値入力の場合のスレッシュ電圧テスト回路６の構成を示す回路図構成図である。図１１に示すように、スレッシュ電圧テスト回路６は、２個の反転論理ブロックと３個のＮＡＮＤ論理ブロックを備え、コンパレータＣ１〜Ｃ３を介してｎ値入力端子１と、また出力端子７と接続されている。これにより、コンパレータＣ１〜Ｃ３の出力信号に応じて、図１２に示す特性図のように、順次反転論理を生成する。

特開平０３−２０９１８１号公報

上述の半導体装置では、出力端子７を用いてスレッシュ電圧テスト回路６からのテスト出力信号を観測する。よって、通常動作には本来必要のない出力モード切替スイッチ４を設けなければならない。すなわち、通常動作時においても、内部ロジック３からの出力信号は、出力モード切替スイッチ４を経由して、出力端子７に伝達される。この出力信号は、出力端子５に伝達する他の出力信号と比べて、出力モード切替スイッチ４を経由するために、伝達遅延が発生する問題が生じる。これにより、本来は同期すべき出力端子５と出力端子７からの出力信号が同期しなくなる。

本発明の一態様の半導体装置は、入力信号が入力される入力端子と、当該入力端子に入力された入力信号に応じてそれぞれ異なるスレッシュ電圧で動作する複数のコンパレータと、前記入力端子及び前記複数のコンパレータの出力のそれぞれと接続され、前記複数のコンパレータの出力信号に応じて合成抵抗値を変化させることにより、前記入力端子を流れる電流を変化させるインピーダンス制御回路とを備えるものである。

本発明により、入力信号が入力される入力端子に流れる電流値を測定するだけでコンパレータの動作をテストできるので、テスト出力信号を観測するための出力端子を新たに設けなくともよい。また、多値論理回路の出力端子を用いてテスト出力信号を出力するための出力モード切替スイッチも設ける必要が無くなるので、多値論理回路の出力信号の伝達遅延の増加を防止することができる。

本発明により、新たにテスト信号用の出力端子を設けることなく、かつ出力信号に伝達遅延の増加が生じない、多値論理回路のテスト回路を有する半導体装置を提供することができる。

発明の実施の形態１にかかる半導体装置の回路構成図である。 発明の実施の形態１にかかるインピーダンス制御回路の回路構成図である。 実施例１にかかる半導体装置の回路構成図である。 実施例１にかかるインピーダンス制御回路の回路構成図である。 実施例１にかかるコンパレータ出力の真理値表である。 実施例１にかかる半導体装置の特性図である。 発明の実施の形態２にかかる半導体装置の回路構成図である。 発明の実施の形態２にかかるインピーダンス制御回路の回路構成図である。 半導体装置の回路構成図である。 スレッシュ電圧テスト回路の特性図である。 ４値入力の場合における半導体装置の回路構成図である。 ４値入力の場合におけるスレッシュ電圧テスト回路の回路図構成図である。

発明の実施の形態１
まず、図１を用いて、本発明の実施の形態１にかかる半導体装置の回路構成について説明する。この半導体装置は、図１に示すように、ｎ値入力端子１（ｎは３以上の自然数）、（ｎ−１）個のコンパレータＣ１〜Ｃｎ−１、内部ロジック３、出力端子５、インピーダンス制御回路８、入力ノードＹ０、（ｎ−１）本のコンパレータ出力ノードＹ１〜Ｙｎ−１が接続されている。

ｎ値入力端子１には、半導体装置の外部からｎ値信号が入力される。

コンパレータＣ１〜Ｃｎ−１には、Ｖ１＜Ｖ２＜・・・＜Ｖｎ−１なる関係をみたす、それぞれ異なるスレッシュ電圧Ｖ１〜Ｖｎ−１が設定されている。コンパレータＣ１〜Ｃｎ−１は、ｎ値信号の入力電圧がスレッシュ電圧未満であれば、"０"信号を出力する。他方、ｎ値信号の入力電圧がスレッシュ電圧以上であれば、"１"信号を出力する。

内部ロジック３は、コンパレータＣ１〜Ｃｎ−１の出力信号を受けて動作し、出力端子５に信号を出力する。

図２を用いて、インピーダンス制御回路８の構成を説明する。図２に示すように、入力ノードＹ０と基準電位である接地電位との間に、（ｎ−１）個のインピーダンス切替回路Ｓ１〜Ｓｎ−１が並列に接続されている。インピーダンス切替回路Ｓ１〜Ｓｎ−１は、それぞれＮチャネルトランジスタＭ１〜Ｍｎ−１と抵抗器Ｒ１〜Ｒｎ−１により構成される。ＮチャネルトランジスタＭ１〜Ｍｎ−１のゲートには、それぞれコンパレータ出力ノードＹ１〜Ｙｎ−１が接続されている。ソースは基準電位である接地電位に接続されている。ドレインはそれぞれプルダウンの抵抗器Ｒ１〜Ｒｎ−１を介して、入力ノードＹ０に接続されている。

次に、図１に示す半導体装置の動作を説明する。ｎ値入力端子１に与える入力電圧を０ボルトから順次増加させてゆくと、最初にコンパレータＣ１の出力信号が"１"となる。入力電圧を順次増加させると、次にコンパレータＣ２の出力信号が"１"となる。同様に、入力電圧を順次増加させると、最後にコンパレータＣｎ−１の出力信号が"１"となる。

図２に示すインピーダンス制御回路８の動作を説明する。ｎ値入力端子１に与える入力電圧を０ボルトから順次増加させてゆくと、コンパレータ出力ノードＹ１を介して、コンパレータＣ１の出力信号"１"がＮチャネルトランジスタＭ１に供給される。よって、ＮチャネルトランジスタＭ１がオン状態となる。ＮチャネルトランジスタＭ１のソースには接地電位が接続され、ドレインには抵抗器Ｒ１が接続されているので、ｎ値入力端子１の入力電圧と接地電位との電位差による電流Ｉ１がインピーダンス切替回路Ｓ１に流れる。

入力電圧を順次増加させると、コンパレータ出力ノードＹ２を介して、コンパレータＣ２の出力信号"１"がＮチャネルトランジスタＭ２に供給される。よって、ＮチャネルトランジスタＭ２がオン状態となり、電流Ｉ２がインピーダンス切替回路Ｓ２に流れる。同様に、入力電圧を順次増加させると、最後にコンパレータ出力ノードＹｎ−１を介して、コンパレータＣｎ−１の出力信号"１"がＮチャネルトランジスタＭｎ−１に供給される。よって、ＮチャネルトランジスタＭｎ−１がオン状態となり、電流Ｉｎ−１がインピーダンス切替回路Ｓｎ−１に流れる。つまり、入力電圧の増加に伴い、インピーダンス切替回路Ｓ１〜Ｓｎ−１は順次導通状態となり、インピーダンス制御回路８全体の合成抵抗値は減少し、ｎ値入力端子１に流れる電流Ｉ（Ｉ＝Ｉ１＋Ｉ２＋・・・＋Ｉｎ−１）は増加してゆく。

このとき、抵抗器Ｒ１〜Ｒｎ−１の抵抗値をあらかじめ設定しておけば、ｎ値入力端子１に与える入力電圧と、電流Ｉの関係を知ることができる。従って、電流Ｉを観測することで、コンパレータＣ１〜Ｃｎ−１が、設定されているスレッシュ電圧で正常に動作しているかを判定することができる。

すなわち、もともと存在するｎ値入力端子１を用いて、コンパレータＣ１〜Ｃｎ−１の動作をテストすることができる。よって、図９に示す出力モード切替スイッチ４を設ける必要がない。

よって、内部ロジック３からの出力信号の遅延が増加することを防止できる。

さらに、出力信号の遅延の増加を考慮しなくてよいので、内部ロジック３に出力信号の遅延補償手段を設ける必要がなく、内部ロジックのタイミング設計が容易になる。

なお、上述のスイッチ回路を制御するための制御端子や配線も不要である。よって、半導体装置の端子数を削減するとともに、半導体装置の内部領域を実質的に拡大することができる。

また、図９の構成によれば、出力信号のトグル回数を数えることでスレッシュ電圧を判定しなければならない。テストを行う際には、スレッシュ電圧テスト回路６の遅延時間、出力モード切替スイッチ４での遅延時間、出力回路の遅延時間を考慮したテスト時間が必要である。つまり、ｎ値入力端子１に加える電圧を０Ｖから電源電圧まで、時間を掛けて順次変化させなければならなかった。しかし、上述の構成によれば、入力電圧とｎ値入力端子１に流れる電流Ｉの関係が既知であるので、電流Ｉを測定するだけであり、テスト時間を短縮することができる。

また、通常の半導体装置であれば、測定対象の多値入力回路の入力端子とテスト結果が出力される出力端子の組み合わせを設定し、テストモードと通常動作モードの切り替えを行うテストプログラムを作成する必要がある。しかし、本構成によれば、ｎ値入力回路の入力端子のみを用いるので、テストモードと通常動作モードの切り替えも不要であり、より簡易なテストプラグラムによりテストを行うことができる。従って、テストプログラム作成の時間を短縮ができる。

実施例１
図３を用いて、本実施例１にかかる半導体装置の構成を説明する。図３は、図１に示す半導体装置において、４値入力信号を入力する場合の回路構成を示す。従って、図３では、３つのコンパレータＣ１〜Ｃ３、３本のコンパレータ出力ノードＹ１〜Ｙ３、４値入力に対応したインピーダンス制御回路８ａが設けられている。その他の構成については、図１と同様であるので、重複する説明を省略する。それぞれのスレッシュ電圧は、コンパレータＣ１が０．８Ｖ、コンパレータＣ２が１．６Ｖ、コンパレータＣ３が２．５Ｖである。

図４を用いて、インピーダンス制御回路８ａの構成を説明する。インピーダンス制御回路８ａは４値入力信号に対応するため、３つのインピーダンス切替回路Ｓ１〜Ｓ３を有する。その他の構成は図２と同様であるので、説明を省略する。尚、インピーダンス切替回路Ｓ１〜Ｓ３の抵抗値は、それぞれ３０ＫΩである。

図３および５を用いて、実施例１にかかる半導体装置の動作について説明する。ｎ値入力端子１に入力電圧として、例えば０Ｖを加えた場合は、コンパレータＣ１、Ｃ２、Ｃ３の出力信号は、それぞれ"０"、"０"、"０"となる。

ｎ値入力端子１に入力電圧として、例えば１．２Ｖを加えた場合は、コンパレータＣ１、Ｃ２、Ｃ３の出力信号は、それぞれ"１"、"０"、"０"となる。

ｎ値入力端子１に入力電圧として、例えば２．２Ｖを加えた場合は、コンパレータＣ１、Ｃ２、Ｃ３の出力信号は、それぞれ"１"、"１"、"０"となる。

ｎ値入力端子１に入力電圧として、例えば３．３Ｖを加えた場合は、コンパレータＣ１、Ｃ２、Ｃ３の出力信号は、それぞれ"１"、"１"、"１"となる。

図６は、ｎ値入力端子１に加えた入力電圧と、ｎ値入力端子１に流れる電流Ｉの関係を示したものである。入力電圧が０Ｖから０．８Ｖの範囲では、図４に示すＮチャネルトランジスタＭ１〜Ｍ３が全てオフ状態となるため、インピーダンス制御回路８ａの合成抵抗値は無限大となり、電流Ｉは流れない。

入力電圧が０．８Ｖから１．６Ｖの範囲では、ＮチャネルトランジスタＭ１のみがオン状態、ＮチャネルトランジスタＭ２及びＭ３はオフ状態となるため、インピーダンス制御回路８ａの合成抵抗値は３０ＫΩとなる。従って、ｎ値入力端子１には、インピーダンス制御回路８ａの合成抵抗値３０ＫΩに応じた電流Ｉが流れる。

入力電圧が１．６Ｖから２．５Ｖの範囲では、ＮチャネルトランジスタＭ１及びＭ２がオン状態、ＮチャネルトランジスタＭ３がオフ状態となるため、インピーダンス制御回路８ａの合成抵抗値は１５ＫΩとなる。従って、ｎ値入力端子１にはインピーダンス制御回路８ａの合成抵抗値１５ＫΩに応じた電流Ｉが流れる。

入力電圧が２．５Ｖ以上の範囲では、ＮチャネルトランジスタＭ１〜Ｍ３の全てがオン状態となるため、インピーダンス制御回路８ａの合成抵抗値は１０ＫΩとなる。従って、ｎ値入力端子１にはインピーダンス制御回路８ａの合成抵抗値１０ＫΩに応じた電流Ｉが流れる。

よって、図６に示すように、ｎ値入力端子１に加えた入力電圧と、電流Ｉの変化を測定することにより、コンパレータＣ１〜Ｃ３が、それぞれが設定されているスレッシュ電圧で正常に動作しているかを判定することができる。

発明の実施の形態２
本発明の実施の形態２は、発明の実施の形態１におけるインピーダンス制御回路の構成が変更されている。
まず、図７を用いて、本発明の実施の形態２にかかる半導体装置の構成について説明する。図７では、図１のインピーダンス制御回路８が、インピーダンス制御回路９に置き換わっている。また、コンパレータＣ１〜Ｃｎ−１には、Ｖ１＞Ｖ２＞・・・＞Ｖｎ−１なる関係をみたす、それぞれ異なるスレッシュ電圧Ｖ１〜Ｖｎ−１が設定されている。その他は、図１の構成と同様であるので、重複する説明を省略する。

図８を用いて、インピーダンス制御回路９の回路構成を説明する。図８に示すように、入力ノードＹ０と基準電位である電源電位との間に、（ｎ−１）個のインピーダンス切替回路ＳＵ１〜ＳＵｎ−１が配置されている。インピーダンス切替回路ＳＵ１〜ＳＵｎ−１は、それぞれＰチャネルトランジスタＭＵ１〜ＭＵｎ−１と抵抗器ＲＵ１〜ＲＵｎ−１により構成される。ＰチャネルトランジスタＭＵ１〜ＭＵｎ−１のゲートには、それぞれコンパレータ出力ノードＹ１〜Ｙｎ−１が接続されている。ソースは基準電位である電源電位に接続されている。ドレインはそれぞれプルアップの抵抗器ＲＵ１〜ＲＵｎ−１を介して、入力ノードＹ０に接続されている。

図７に示す半導体装置の動作を説明する。ｎ値入力端子１に与える入力電圧を電源電圧から順次減少させてゆくと、最初にコンパレータＣ１の出力信号が"０"となる。入力電圧を順次減少させると、次にコンパレータＣ２の出力信号が"０"となる。同様に、入力電圧を順次減少させると、最後にコンパレータＣｎ−１の出力信号が"０"となる。

図８に示すインピーダンス制御回路９の動作を説明する。ｎ値入力端子１に与える入力電圧を電源電圧から順次減少させてゆくと、コンパレータ出力ノードＹ１を介して、コンパレータＣ１の出力信号"０"がＰチャネルトランジスタＭＵ１に供給される。よって、ＰチャネルトランジスタＭＵ１がオン状態となる。ＰチャネルトランジスタＭＵ１のソースには電源電位が接続され、ドレインには抵抗器ＲＵ１が接続されているので、ｎ値入力端子１の入力電圧と電源電位との電位差による電流ＩＵ１がインピーダンス切替回路ＳＵ１に流れる。

入力電圧を順次減少させると、コンパレータ出力ノードＹ２を介して、コンパレータＣ２の出力信号"０"がＰチャネルトランジスタＭＵ２に供給される。よって、ＰチャネルトランジスタＭＵ２がオン状態となり、電流ＩＵ２がインピーダンス切替回路ＳＵ２に流れる。同様に、入力電圧を順次減少させると、最後に、コンパレータ出力ノードＹｎ−１を介して、コンパレータＣｎ−１の出力信号"０"がＰチャネルトランジスタＭＵｎ−１に供給される。よって、ＰチャネルトランジスタＭＵｎ−１がオン状態となり、電流ＩＵｎ−１がインピーダンス切替回路ＳＵｎ−１に流れる。つまり、入力電圧の減少に伴い、インピーダンス切替回路ＳＵ１〜ＳＵｎ−１は順次導通状態となり、インピーダンス制御回路９全体の合成抵抗値は減少し、ｎ値入力端子１に流れる電流ＩＵ（ＩＵ＝ＩＵ１＋ＩＵ２＋・・・＋ＩＵｎ−１）は増加してゆく。

このとき、抵抗器ＲＵ１〜ＲＵｎ−１の抵抗値をあらかじめ設定しておけば、ｎ値入力端子１に与える入力電圧と、電流ＩＵの関係を知ることができる。すなわち、本構成によれば、電流ＩＵを観測することで、コンパレータＣ１〜Ｃｎ−１が設定されているスレッシュ電圧で正常に動作しているかを判定することができる。よって、図１の半導体装置と同様の機能を実現することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、インピーダンス制御回路またはインピーダンス切替回路は、同じ機能を実現できるのであれば、他の構成であっても構わない。

上記実施の形態では、内部ロジックとインピーダンス制御回路を分けて記載しているが、インピーダンス制御回路は内部ロジックに組み込まれていてもよい。さらに、インピーダンス切替回路は、内部ロジックを構成する論理回路内に分散配置されていてもよい。

１ ｎ値入力端子
３ 内部ロジック
４ 出力モード切替スイッチ
５ 出力端子
６ スレッシュ電圧テスト回路
７ 出力端子
８、８ａ、９ インピーダンス制御回路
Ｃ１〜Ｃｎ−１ コンパレータ
Ｙ０ 入力ノード
Ｙ１〜Ｙｎ−１ コンパレータ出力ノード
Ｍ１〜Ｍｎ−１ Ｎチャネルトランジスタ
Ｒ１〜Ｒｎ−１ 抵抗器
Ｓ１〜Ｓｎ−１ インピーダンス切替回路
ＭＵ１〜ＭＵｎ−１ Ｐチャネルトランジスタ
ＲＵ１〜ＲＵｎ−１ 抵抗器
ＳＵ１〜ＳＵｎ−１ インピーダンス切替回路
ＧＮＤ 接地
ＶＣＣ 電源

Claims (6)

1. 入力信号が入力される入力端子と、
   当該入力端子に入力された入力信号に応じてそれぞれ異なるスレッシュ電圧で動作する複数のコンパレータと、
   前記入力端子及び前記複数のコンパレータの出力のそれぞれと接続され、前記複数のコンパレータの出力信号に応じて合成抵抗値を変化させることにより、前記入力端子を流れる電流を変化させるインピーダンス制御回路とを備えた半導体装置。
2. 前記インピーダンス制御回路は、前記入力端子と基準電位との間に並列に接続されたインピーダンス切替回路を備えることを特徴とする、
   請求項１に記載の半導体装置。
3. 前記インピーダンス切替回路の制御端子は、それぞれ異なるコンパレータの出力端子に接続され、
   前記インピーダンス切替回路は、前記出力信号に応じてスイッチング動作をすることを特徴とする、
   請求項２に記載の半導体装置。
4. 前記インピーダンス切替回路はスイッチ素子と抵抗器を含むことを特徴とする、請求項２または３に記載の半導体装置。
5. 前記スイッチ素子はＮチャネルトランジスタであり、
   前記基準電位は接地電位であることを特徴とする、
   請求項４に記載の半導体装置。
6. 前記スイッチ素子はＰチャネルトランジスタであり、
   前記基準電位は電源電位であることを特徴とする、
   請求項４に記載の半導体装置。

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