JP2011103557A - ドライバ回路および試験装置 - Google Patents

Abstract

【課題】ドライバ回路が出力する波形の歪みを低減する。
【解決手段】出力端子に高レベル電圧を出力するか、または、低レベル電圧のいずれを出力するかを切り替える、高レベルトランジスタおよび低レベルトランジスタと、与えられる高レベル制御信号に応じて、高レベルトランジスタに高レベル電圧を出力させるか否かを制御する高レベルインバータと、与えられる低レベル制御信号に応じて、低レベルトランジスタに低レベル電圧を出力させるか否かを制御する低レベルインバータと、高レベルインバータのスレショルド電圧に応じた電圧の高レベル制御信号と、低レベルインバータのスレショルド電圧に応じた電圧の低レベル制御信号とを生成する制御信号生成部とを備え、制御信号生成部は、正論理電圧または負論理電圧の少なくとも一方の電圧が異なる高レベル制御信号および低レベル制御信号を生成するドライバ回路を提供する。
【選択図】図１

Description

本発明は、ドライバ回路および試験装置に関する。

電子デバイス等を試験する試験装置は、電子デバイスに試験信号を入力し、試験信号に応じて電子デバイスが出力する信号を測定する。試験信号は、例えばＰチャネルトランジスタおよびＮチャネルトランジスタから構成されるＣＭＯＳトランジスタ等のドライバ回路を介して電子デバイスに入力される。関連する技術が特許文献１に記載されている。

特開２００４−２３９６６６号公報

試験装置が電子デバイスに入力する試験信号を生成する場合に、ドライバ回路におけるＰチャネルトランジスタおよびＮチャネルトランジスタの前段にはインバータ回路が設けられる。インバータ回路は、インバータに入力される入力信号に応じて、対応するトランジスタのオン状態／オフ状態を制御する。具体的には、インバータ回路は、入力信号の電圧に応じてＰチャネルトランジスタおよびＮチャネルトランジスタの状態を制御する。その結果、ドライバ回路は、入力信号を電力増幅した試験信号を出力する。

ところが、Ｐチャネルトランジスタを制御するインバータ回路と、Ｎチャネルトランジスタを制御するインバータ回路とは、同一の特性を有しない場合がある。例えば、それぞれのインバータ回路のスレショルド電圧が異なる場合がある。このような場合に、それぞれのインバータ回路に入力された入力信号の論理値の変化に伴い、当該入力信号の電圧がそれぞれのインバータ回路のスレショルド電圧と等しくなるタイミングが異なる。従って、それぞれのインバータ回路が対応するトランジスタをオン／オフ制御するタイミングに差が生じる。その結果、出力される試験信号に歪みが生じるという課題があった。

具体的には、試験信号が負論理値（論理値０）から正論理値（論理値１）に切り替わる場合に、Ｎチャネルトランジスタが負論理値に対応する低レベル電圧の出力を停止してからＰチャネルトランジスタが正論理値に対応する高レベル電圧の出力を開始するまでの間に、試験信号の電圧が中間電圧となるタイミングが生じる。試験信号の電圧が中間電圧となる時間が長いと、試験信号に歪みが生じて電圧が遷移するタイミングが不確定となり、試験結果に誤差が生じるという課題があった。

上記課題を解決するために、本発明の第１の態様においては、出力端子に高レベル電圧を出力するか、または、低レベル電圧のいずれを出力するかを切り替える、高レベルトランジスタおよび低レベルトランジスタと、与えられる高レベル制御信号に応じて、高レベルトランジスタに高レベル電圧を出力させるか否かを制御する高レベルインバータと、与えられる低レベル制御信号に応じて、低レベルトランジスタに低レベル電圧を出力させるか否かを制御する低レベルインバータと、高レベルインバータのスレショルド電圧に応じた電圧の高レベル制御信号と、低レベルインバータのスレショルド電圧に応じた電圧の低レベル制御信号とを生成する制御信号生成部とを備え、制御信号生成部は、正論理に対応する電圧または負論理に対応する電圧の少なくとも一方の電圧が異なる高レベル制御信号および低レベル制御信号を生成するドライバ回路を提供する。

制御信号生成部は、例えば、高レベル制御信号の電圧が高レベルインバータのスレショルド電圧に等しくなるタイミングと、低レベル制御信号の電圧が低レベルインバータのスレショルド電圧に等しくなるタイミングとの差が所定値以下となるように、高レベル制御信号および低レベル制御信号の電圧を調整する。また、制御信号生成部は、例えば、出力端子に高レベル電圧または低レベル電圧のいずれを出力するかを切り替えるべきタイミングで、正論理電圧および負論理電圧の間で信号レベルが遷移する入力信号を受け取る高レベルシフト回路および低レベルシフト回路を有し、高レベルシフト回路は、入力信号における正論理電圧および負論理電圧の少なくとも一方を高レベルインバータのスレッショルド電圧に応じて調整した高レベル制御信号を生成し、低レベルシフト回路は、入力信号における正論理電圧および負論理電圧の少なくとも一方を高レベルインバータのスレッショルド電圧に応じて調整した高レベル制御信号を生成する。

高レベルシフト回路は、例えば、正論理に対応する電圧が高レベルインバータのスレショルド電圧よりも大きく、かつ、負論理に対応する電圧が高レベルインバータのスレショルド電圧よりも小さい高レベル制御信号を入力信号に応じて生成し、低レベルシフト回路は、正論理に対応する電圧が低レベルインバータのスレショルド電圧よりも大きく、かつ、負論理に対応する電圧が低レベルインバータのスレショルド電圧よりも小さい低レベル制御信号を入力信号に応じて生成する。

ドライバ回路は、高レベルトランジスタに高レベル電圧を供給し、低レベルトランジスタに低レベル電圧を供給し、制御信号生成部に、正論理電圧、負論理電圧、高レベル電圧、低レベル電圧、高レベル電圧よりも第１差分電圧だけ低い電圧の高レベル負電圧、および低レベル電圧よりも第２差分電圧だけ高い電圧の低レベル正電圧を供給し、高レベルインバータに高レベル電圧および高レベル負電圧を供給し、低レベルインバータに低レベル電圧および低レベル正電圧を供給し、高レベルインバータのスレショルド電圧および低レベルインバータのスレショルド電圧に基づいて、第１差分電圧および第２差分電圧を調整する電源部をさらに備えてもよい。

制御信号生成部は、第１差分電圧および第２差分電圧の値に基づいて、高レベル制御信号および低レベル制御信号の電圧を調整し、高レベル制御信号の電圧が高レベルインバータのスレショルド電圧に等しくなるタイミングと、低レベル制御信号の電圧が低レベルインバータのスレショルド電圧に等しくなるタイミングを制御してもよい。

一例として、高レベルトランジスタは、高レベルインバータの出力電圧が高レベルトランジスタのスレショルド電圧より小さい場合に高レベル電圧を出力するＰチャネルトランジスタであり、低レベルトランジスタは、低レベルインバータの出力電圧が低レベルトランジスタのスレショルド電圧より大きい場合に低レベル電圧を出力するＮチャネルトランジスタである。他の一例として、高レベルトランジスタは、高レベルインバータの出力電圧が高レベルトランジスタのスレショルド電圧より大きい場合に高レベル電圧を出力するＮチャネルトランジスタであり、低レベルトランジスタは、低レベルインバータの出力電圧が低レベルトランジスタのスレショルド電圧より小さい場合に低レベル電圧を出力するＰチャネルトランジスタである。高レベルトランジスタは、低レベルトランジスタが低レベル電圧を出力している間はオフ状態となり、低レベルトランジスタは、高レベルトランジスタが高レベル電圧を出力している間はオフ状態となってよい。

制御信号生成部は、高レベル電圧と正論理電圧との差分電圧を分圧して高レベル正分圧を生成する高レベル正分圧部と、高レベル負電圧と負論理電圧との差分電圧を分圧して高レベル負分圧を生成する高レベル負分圧部と、低レベル正電圧と正論理電圧との差分電圧を分圧して低レベル正分圧を生成する低レベル正分圧部と、低レベル電圧と負論理電圧との差分電圧を分圧して低レベル負分圧を生成する低レベル負分圧部と、高レベル正分圧および高レベル負分圧を電源電圧とする高レベルシフト部と、低レベル正分圧および低レベル負分圧を電源電圧とする低レベルシフト部とを有し、高レベルシフト部は、入力信号に応じて高レベル正分圧および高レベル負分圧のいずれかの電圧になる高レベル制御信号を生成し、低レベルシフト部は、入力信号に応じて低レベル正分圧および低レベル負分圧のいずれかの電圧になる低レベル制御信号を生成してもよい。

高レベル正分圧部は、高レベルインバータのスレショルド電圧よりも高い電圧の高レベル正分圧を生成し、高レベル負分圧部は、高レベルインバータのスレショルド電圧よりも低い電圧の高レベル負分圧を生成し、低レベル正分圧部は、低レベルインバータのスレショルド電圧よりも高い電圧の低レベル正分圧を生成し、低レベル負分圧部は、低レベルインバータのスレショルド電圧よりも低い電圧の低レベル負分圧を生成してよい。

高レベルシフト部および低レベルシフト部のそれぞれは、一例として、縦続接続されるｎ個（ｎは２以上の偶数）のインバータを有し、ｎ個のインバータのうち１番目のインバータは入力信号の入力を受け、高レベルシフト回路のｎ個のインバータのうちｎ番目のインバータは高レベル制御信号を出力し、低レベルシフト回路のｎ個のインバータのうちｎ番目のインバータは低レベル制御信号を出力し、ｎ個のインバータのうちｋ番目（ｋは２以上ｎ−１以下の整数）のインバータは、出力信号を（ｋ＋１）番目のインバータに入力し、高レベル正分圧部および高レベル負分圧部は、それぞれ異なる電圧の複数の高レベル正分圧および異なる電圧の複数の高レベル負分圧を生成し、かつ、高レベルシフト部のｋ番目のインバータに（ｋ−１）番目のインバータよりも低い電圧の高レベル正分圧および高レベル負分圧を供給し、低レベル正分圧部および低レベル負分圧部は、それぞれ異なる電圧の複数の低レベル正分圧および異なる電圧の複数の低レベル負分圧を生成し、かつ、低レベルシフト部のｋ番目のインバータに（ｋ−１）番目のインバータよりも低い電圧の低レベル正分圧および低レベル負分圧を供給する。

高レベル正分圧部は、高レベル電圧と正論理電圧との差分電圧を分圧する複数の高レベル正分圧抵抗を有し、高レベル負分圧部は、高レベル負電圧と負論理電圧との差分電圧を分圧する複数の高レベル負分圧抵抗を有し、低レベル正分圧部は、低レベル正電圧と正論理電圧との差分電圧を分圧する複数の低レベル正分圧抵抗を有し、低レベル負分圧部は、低レベル電圧と負論理電圧との差分電圧を分圧する複数の低レベル負分圧抵抗を有し、複数の高レベル正分圧抵抗のそれぞれは、高レベルシフト回路のｎ個のインバータのいずれかに高レベル正分圧を供給し、複数の高レベル負分圧抵抗のそれぞれは、高レベルシフト回路のｎ個のインバータのいずれかに高レベル負分圧を供給し、複数の低レベル正分圧抵抗のそれぞれは、低レベルシフト回路のｎ個のインバータのいずれかに低レベル正分圧を供給し、複数の低レベル負分圧抵抗のそれぞれは、低レベルシフト回路のｎ個のインバータのいずれかに低レベル負分圧を供給してよい。

高レベル正分圧部は、高レベルシフト部の（ｋ＋１）番目のインバータのスレショルド電圧よりも大きい高レベル正分圧をｋ番目のインバータに入力し、高レベル負分圧部は、高レベルシフト部の（ｋ＋１）番目のインバータのスレショルド電圧よりも小さい高レベル負分圧をｋ番目のインバータに入力し、低レベル正分圧部は、低レベルシフト部の（ｋ＋１）番目のインバータのスレショルド電圧よりも大きい低レベル正分圧をｋ番目のインバータに入力し、低レベル負分圧部は、低レベルシフト部の（ｋ＋１）番目のインバータのスレショルド電圧よりも小さい低レベル負分圧をｋ番目のインバータに入力する。

ドライバ回路は、高レベルシフト回路に入力する、入力信号を遅延した高レベル遅延信号を生成する高レベル遅延回路と、低レベルシフト回路に入力する、入力信号を遅延した低レベル遅延信号を生成する低レベル遅延回路とをさらに備え、高レベル遅延回路および低レベル遅延回路は、高レベルシフト回路および低レベルシフト回路の遅延時間に応じて、遅延量を調整してもよい。

本発明の第２の態様においては、被試験デバイスに試験信号を入力して被試験デバイスを試験する試験装置であって、出力端子に高レベル電圧を出力するか、または、低レベル電圧のいずれを出力するかを切り替える、高レベルトランジスタおよび低レベルトランジスタと、与えられる高レベル制御信号に応じて、高レベルトランジスタに高レベル電圧を出力させるか否かを制御する高レベルインバータと、与えられる低レベル制御信号に応じて、低レベルトランジスタに低レベル電圧を出力させるか否かを制御する低レベルインバータと、高レベルインバータのスレショルド電圧に応じた電圧の高レベル制御信号と、低レベルインバータのスレショルド電圧に応じた電圧の低レベル制御信号とを生成する制御信号生成部とを備え、制御信号生成部は、正論理に対応する電圧または負論理に対応する電圧の少なくとも一方の電圧が異なる高レベル制御信号および低レベル制御信号を生成する試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係るドライバ回路１００の構成を示す。 図１に示したドライバ回路１００の動作を示す波形である。 第１差分電圧αおよび第２差分電圧βを調整させた場合のドライバ１００の動作を示す波形である。 ドライバ回路１００の構成の他の一例を示す。 制御信号生成部６０の構成の一例を示す。 ドライバ回路１００の他の一例を示す。 インバータ７７−ｋの出力電圧と後段のインバータ７７−（ｋ＋１）のスレショルド電圧との関係の一例を示す。 ドライバ回路１００の他の一例を示す。 ドライバ回路１００を備える試験装置２００の構成を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係るドライバ回路１００の構成を示す。同図において、ドライバ回路１００は、高レベルトランジスタ２０、低レベルトランジスタ３０、高レベルインバータ４０、低レベルインバータ５０、制御信号生成部６０、入力端子９０、および出力端子９２を備える。制御信号生成部６０は、高レベルシフト回路７０および低レベルシフト回路８０を有する。

高レベルトランジスタ２０および低レベルトランジスタ３０は、出力端子に高レベル電圧（ＶＩＨ）を出力するか、または、低レベル電圧（ＶＩＬ）のいずれを出力するかを切り替える。高レベルトランジスタ２０および低レベルトランジスタ３０は、相補的にいずれかがオン状態になるＣＭＯＳ構造のトランジスタを構成してよい。高レベルトランジスタ２０は、低レベルトランジスタ３０が低レベル電圧を出力している間はオフ状態となる。低レベルトランジスタ３０は、高レベルトランジスタ２０が高レベル電圧を出力している間はオフ状態となることが好ましい。

高レベルインバータ４０は、高レベルシフト回路７０から与えられる高レベル制御信号に応じて、高レベルトランジスタ２０に高レベル電圧を出力させるか否かを制御する。具体的には、高レベルインバータ４０は、高レベルシフト回路７０から入力される高レベル制御信号の論理値が反転された高レベルトランジスタ制御信号を生成する。また、高レベルインバータ４０は、高レベルトランジスタ制御信号を高レベルトランジスタ２０のゲート端子に入力する。

低レベルインバータ５０は、低レベルシフト回路８０から与えられる低レベル制御信号に応じて、低レベルトランジスタ３０に低レベル電圧を出力させるか否かを制御する。具体的には、低レベルインバータ５０は、低レベルシフト回路８０から入力される低レベル制御信号の論理値が反転された低レベルトランジスタ制御信号を生成する。また、低レベルインバータ５０は、低レベルトランジスタ制御信号を低レベルトランジスタ３０のゲート端子に入力する。

制御信号生成部６０は、高レベルインバータ４０のスレショルド電圧に応じた電圧の高レベル制御信号と、低レベルインバータ５０のスレショルド電圧に応じた電圧の低レベル制御信号とを生成する。制御信号生成部６０は、正論理に対応する電圧または負論理に対応する電圧の少なくとも一方の電圧が異なる高レベル制御信号および低レベル制御信号を生成する。

高レベルシフト回路７０は、入力端子９０から入力される入力信号における正論理電圧（ＶＤＤ）および負論理電圧（ＧＮＤ）の少なくとも一方を高レベルインバータ４０のスレッショルド電圧に応じて調整した高レベル制御信号を生成する。さらに、高レベルシフト回路７０は、生成した高レベル制御信号を高レベルインバータ４０に入力する。ここで、正論理電圧は、論理値が正論理値（例えば、「１」）になる場合の入力信号の電圧である。負論理電圧は、論理値が負論理値（例えば、「０」）になる場合の入力信号の電圧である。

低レベルシフト回路８０は、入力信号における正論理電圧および負論理電圧の少なくとも一方を低レベルインバータ５０のスレッショルド電圧に応じて調整した低レベル制御信号を生成する。さらに、低レベルシフト回路８０は、生成した低レベル制御信号を低レベルインバータ５０に入力する。

制御信号生成部６０は、高レベル制御信号の電圧が高レベルインバータ４０のスレショルド電圧に等しくなるタイミングと、低レベル制御信号の電圧が低レベルインバータ５０のスレショルド電圧に等しくなるタイミングとの差が所定値以下となるように、高レベル制御信号および低レベル制御信号の電圧を調整することが好ましい。具体的には、制御信号生成部６０は、高レベルインバータ４０および低レベルインバータ５０のスレショルド電圧の差に応じて、高レベル制御信号および低レベル制御信号のそれぞれの正論理電圧および負論理電圧を調整してもよい。

より具体的には、制御信号生成部６０は、高レベルインバータ４０のスレショルド電圧が低レベルインバータ５０のスレショルド電圧よりも高い場合に、高レベル制御信号の正論理に対応する電圧を低レベル制御信号の正論理に対応する電圧よりも高くしてよい。また、制御信号生成部６０は、高レベル制御信号の負論理に対応する電圧を低レベル制御信号の負論理に対応する電圧よりも高くしてよい。制御信号生成部６０は、これらの電圧を調整することにより、高レベル制御信号および低レベル制御信号のそれぞれが高レベルインバータ４０および低レベルインバータ５０のスレショルド電圧と等しくなるタイミングを調整することができる。

以上のように、制御信号生成部６０が正論理に対応する電圧または負論理に対応する電圧の少なくとも一方の電圧が異なる高レベル制御信号および低レベル制御信号を生成することにより、ドライバ回路１００は、高レベルインバータ４０および低レベルインバータ５０が出力する信号の論理値が変化するタイミングを制御することができる。その結果、ドライバ回路１００は、高レベルインバータ４０および低レベルインバータ５０のそれぞれが異なる特性を有する場合であっても、高レベルトランジスタ２０および低レベルトランジスタ３０のオン／オフ状態を略同一のタイミングで制御することができる。その結果、ドライバ回路１００は、出力信号の歪みを低減することができる。

高レベルシフト回路７０および低レベルシフト回路８０のそれぞれは、入力信号が与えられる。入力信号は、出力端子９２に高レベル電圧または低レベル電圧のいずれを出力するかを切り替えるべきタイミングで正論理電圧および負論理電圧の間で信号レベルが遷移する。ドライバ回路１００は入力端子９０から入力された入力信号に応じて生成した出力信号を出力端子９２から出力する。

制御信号生成部６０は、入力端子９０を介して入力信号を受ける代わりに、内部で入力信号を生成してもよい。制御信号生成部６０は、当該入力信号を高レベルシフト回路７０および低レベルシフト回路８０に供給してもよい。高レベルシフト回路７０および低レベルシフト回路８０は、ドライバ回路１００の外部から入力信号を受けてもよい。また、高レベルシフト回路７０および低レベルシフト回路８０は、それぞれ異なる入力信号を受けてもよい。

高レベルトランジスタ２０は、例えば、高レベルインバータ４０の出力電圧が高レベルトランジスタ２０のスレショルド電圧より小さい場合に高レベル電圧を出力するＰチャネルトランジスタである。この場合に、低レベルトランジスタ３０は、低レベルインバータ５０の出力電圧が低レベルトランジスタ３０のスレショルド電圧より大きい場合に低レベル電圧を出力するＮチャネルトランジスタである。

ここで、高レベルトランジスタ２０および低レベルトランジスタ３０のスレショルド電圧は、ＰチャネルトランジスタおよびＮチャネルトランジスタのソース端子に印加される電圧によって定まる。一例として、高レベルトランジスタ２０のスレショルド電圧は、Ｐチャネルトランジスタがオフ状態からオン状態に変化し始める電圧である。一例として、低レベルトランジスタ３０のスレショルド電圧は、Ｎチャネルトランジスタがオフ状態からオン状態に変化し始める電圧である。

具体的には、高レベルトランジスタ２０は、ゲート端子に印加された電圧に応じて、ソース端子に印加された高レベル電圧をドレイン端子に出力するか否かを切り替える。より具体的には、高レベルトランジスタ２０は、ゲート端子に印加された電圧が高レベルトランジスタ２０のスレショルド電圧より小さい場合にオン状態になる。同様に、低レベルトランジスタ３０は、ゲート端子に印加された電圧に応じて、ソース端子に印加された低レベル電圧をドレイン端子に出力するか否かを切り替える。より具体的には、高レベルトランジスタ２０は、ゲート端子に印加された電圧が低レベルトランジスタ３０のスレショルド電圧より大きい場合にオン状態になる。

高レベルトランジスタ２０は、高レベルインバータ４０の出力電圧が高レベルトランジスタ２０のスレショルド電圧より大きい場合に高レベル電圧を出力するＮチャネルトランジスタであってもよい。この場合に、低レベルトランジスタ３０は、低レベルインバータ５０の出力電圧が低レベルトランジスタ３０のスレショルド電圧より小さい場合に低レベル電圧を出力するＰチャネルトランジスタである。

高レベルインバータ４０および低レベルインバータ５０は、例えば、相補的に動作するＰチャネルトランジスタとＮチャネルトランジスタから構成されるＣＭＯＳトランジスタである。高レベルインバータ４０および低レベルインバータ５０は、ＮＡＮＤゲートおよびＮＯＲゲートを含んでもよい。

高レベルインバータ４０は、負論理に対応する電圧が高レベルトランジスタ２０のスレショルド電圧よりも小さい高レベルトランジスタ制御信号を生成する。また、高レベルインバータ４０は、正論理に対応する電圧が高レベルトランジスタ２０のスレショルド電圧よりも大きい高レベルトランジスタ制御信号を生成する。従って、高レベルインバータ４０は、高レベルトランジスタ制御信号の論理値を変化させることによって、高レベルトランジスタ２０のオン／オフ状態を切り替えることができる。

低レベルインバータ５０は、負論理に対応する電圧が低レベルトランジスタ３０のスレショルド電圧よりも小さい低レベルトランジスタ制御信号を生成する。また、低レベルインバータ５０は、正論理に対応する電圧が低レベルトランジスタ３０のスレショルド電圧よりも大きい低レベルトランジスタ制御信号を生成する。従って、低レベルインバータ５０は、低レベルトランジスタ制御信号の論理値を変化させることによって、低レベルトランジスタ３０のオン／オフ状態を切り替えることができる。

ここで、入力される電圧がスレショルド電圧以下である場合には、高レベルインバータ４０は正論理に対応する電圧を出力する。入力される電圧がスレショルド電圧以上である場合には、高レベルインバータ４０は負論理に対応する電圧を出力する。スレショルド電圧は、下限値と上限値とを有する電圧範囲であってもよい。例えば、入力される電圧がスレショルド電圧の下限値以下である場合には、高レベルインバータ４０は正論理に対応する電圧を出力し、スレショルド電圧の上限値以上の場合には、高レベルインバータ４０は負論理に対応する電圧を出力してもよい。

高レベルシフト回路７０は、入力信号に応じて、正論理に対応する電圧が高レベルインバータ４０のスレショルド電圧よりも大きく、かつ、負論理に対応する電圧が高レベルインバータ４０のスレショルド電圧よりも小さい高レベル制御信号を生成してよい。また、低レベルシフト回路８０は、入力信号に応じて、正論理に対応する電圧が低レベルインバータ５０のスレショルド電圧よりも大きく、かつ、負論理に対応する電圧が低レベルインバータ５０のスレショルド電圧よりも小さい低レベル制御信号を生成してよい。その結果、高レベル制御信号および低レベル制御信号の論理値の変化に応じて、高レベルインバータ４０および低レベルインバータ５０が出力する高レベルトランジスタ制御信号および低レベルトランジスタ制御信号の論理値が変化する。

一例として、制御信号生成部６０は、高レベルインバータ４０のスレショルド電圧が２Ｖである場合に、高レベル制御信号の負論理電圧および正論理電圧を、それぞれ０Ｖおよび４Ｖにする。一例として、制御信号生成部６０は、低レベルインバータ５０のスレショルド電圧が１Ｖである場合に、低レベル制御信号の負論理電圧および正論理電圧を、それぞれ−１Ｖおよび３Ｖにする。

なお、高レベルトランジスタ２０、高レベルインバータ４０、および高レベルシフト回路７０には、高レベルトランジスタが出力端子９２から出力する高レベル電圧ＶＩＨが入力されてよい。また、低レベルトランジスタ３０、低レベルインバータ５０、および高レベルシフト回路８０には、低レベルトランジスタが出力端子９２から出力する低レベル電圧ＶＩＬが入力されてよい。

また、高レベルインバータ４０および高レベルシフト回路７０には、高レベル電圧ＶＩＨと所定の電圧差（第１電圧差α）を有する高レベル負電圧ＶＩＨ−αが入力されてよい。低レベルインバータ５０および低レベルシフト回路８０には、低レベル電圧ＶＩＬと所定の電圧差（第２電圧差β）を有する低レベル正電圧ＶＩＬ＋βが入力されてよい。高レベルシフト回路７０および低レベルシフト回路８０には、入力信号の正論理電圧ＶＤＤおよび負論理電圧ＧＮＤが入力されてよい。

図２は、図１に示したドライバ回路１００の動作を示す波形である。入力信号は入力端子９０に入力される信号を示す。同図における入力信号の正論理電圧はＶＤＤであり、負論理電圧はＧＮＤである。

高レベルシフト回路７０が出力する高レベル制御信号の正論理電圧はＶＩＨであり、負論理電圧はＶＩＨ−α１である。ＶＩＨは高レベルインバータ４０のスレショルド電圧Ｖｔｈ＿ＩｎｖＨ１よりも高く、ＶＩＨ−α１はＶｔｈ＿ＩｎｖＨ１よりも低い。低レベルシフト回路８０が出力する低レベル制御信号の正論理電圧はＶＩＬ＋β１であり、負論理電圧はＶＩＬである。ＶＩＬ＋β１は低レベルインバータ５０のスレショルド電圧Ｖｔｈ＿ＩｎｖＬ１よりも高く、ＶＩＬはＶｔｈ＿ＩｎｖＬ１よりも低い。

ここで、α１は高レベル制御信号の正論理電圧と負論理電圧との差に相当する第１差分電圧である。また、β１は高レベル制御信号の正論理電圧と負論理電圧との差に相当する第２差分電圧である。第１差分電圧と第２差分電圧とは等しい電圧であってもよい。

高レベルインバータ４０は、高レベル制御信号の電圧がＶｔｈ＿ＩｎｖＨ１より大きくなるタイミングで高レベルトランジスタ制御信号の電圧をＶＩＨからＶＩＨ−α１に変化させる。低レベルインバータ５０は、低レベル制御信号の電圧がＶｔｈ＿ＩｎｖＬ１より大きくなるタイミングで低レベルトランジスタ制御信号の電圧をＶＩＬ＋β１からＶＩＬに変化させる。

ドライバ回路１００は、第１差分電圧α１の値を調整することにより、高レベル制御信号の電圧が高レベルインバータ４０のスレショルド電圧Ｖｔｈ＿ＩｎｖＨ１に等しくなるタイミングを制御できる。つまり、ドライバ回路１００は、高レベルトランジスタ制御信号の論理値が遷移するタイミングを制御できる。

例えば、α１の値を大きくすると負論理に対応する電圧ＶＩＨ−α１が小さくなる。従って、高レベル制御信号が負論理値から正論理値に遷移する場合に、高レベル制御信号の電圧がＶｔｈ＿ＩｎｖＨ１に達するまでの時間が長くなる。その結果、高レベルインバータ４０は、高レベルトランジスタ制御信号の論理値が正論理値から負論理値に変化するタイミングを遅くすることができる。

逆に、α１の値を小さくすると負論理に対応する電圧ＶＩＨ−α１が大きくなる。従って、高レベル制御信号が負論理値から正論理値に遷移する場合に、高レベル制御信号の電圧がＶｔｈ＿ＩｎｖＨ１に達するまでの時間が短くなる。その結果、ドライバ回路１００は、高レベルトランジスタ制御信号の論理値が正論理値から負論理値に変化するタイミングを早くすることができる。

同様に、低レベルインバータ５０はβ１の値を調整することにより、低レベル制御信号がＶｔｈ＿ＩｎｖＬ１に等しくなるタイミングを制御できる。つまり、ドライバ回路１００は低レベルトランジスタ制御信号の論理値が遷移するタイミングを制御できる。

高レベルトランジスタ２０は、高レベルトランジスタ制御信号の電圧が高レベルトランジスタ２０のスレショルド電圧Ｖｔｈ＿ＴｒＨよりも小さい場合にオン状態となる。その結果、高レベルトランジスタ２０は、ソース端子に印加した高レベル電圧ＶＩＨをドレイン端子から出力する。低レベルトランジスタ３０は、低レベルトランジスタ制御信号が低レベルトランジスタ３０のスレショルド電圧Ｖｔｈ＿ＴｒＬよりも大きい場合にオン状態となる。その結果、低レベルトランジスタ３０は、ソース端子に印加した低レベル電圧ＶＩＬをドレイン端子から出力する。

図２においては、低レベルトランジスタ制御信号の電圧がＶｔｈ＿ＩｎｖＬ１より小さくなるタイミングと高レベルトランジスタ制御信号の電圧がＶｔｈ＿ＩｎｖＨ１より小さくなるタイミングとの間にＴｄｉｆの差がある。その結果、出力端子９２から出力される電圧は、ＶＩＬからＶＩＨに変化する途中のＴｄｉｆの間に中間電圧となり、出力電圧波形に歪みが生じている。ドライバ回路１００は、α１およびβ１のうち少なくとも一方の値を調整することにより、ドライバ回路１００の出力信号の用途に応じて適切な値にＴｄｉｆの値を調整することができる。

図３は、第１差分電圧αおよび第２差分電圧βを調整させた場合のドライバ１００の動作を示す波形である。具体的には、制御信号生成部６０は、図２における第１差分電圧α１よりも小さい電圧の第１差分電圧α２を生成する。また、制御信号生成部６０は、図２における第２差分電圧β１よりも大きい電圧の第２差分電圧β２を生成する。

第１差分電圧が小さくなると、高レベル制御信号の負論理に対応する電圧が大きくなる。その結果、高レベル制御信号の負論理に対応する電圧と正論理に対応する電圧との差が小さくなるので、第１差分電圧がα１であった場合に比べて、高レベル制御信号が高レベルインバータ４０のスレショルド電圧Ｖｔｈ＿ＩｎｖＨ２に等しくなるタイミングが早くなる。なお、α１が変化すると高レベルインバータ４０のスレショルド電圧も変化するので、Ｖｔｈ＿ＩｎｖＨ２はＶｔｈ＿ＩｎｖＨ１と異なる値となる場合がある。

同様に、第２差分電圧が大きくなると、低レベル制御信号の正論理に対応する電圧が大きくなる。その結果、低レベル制御信号の負論理に対応する電圧と正論理に対応する電圧との差が大きくなるので、第２差分電圧がβ１であった場合に比べて、低レベル制御信号が低レベルインバータ５０のスレショルド電圧Ｖｔｈ＿ＩｎｖＬ２に等しくなるタイミングが遅くなる。その結果、高レベル制御信号および低レベル制御信号は、それぞれ略同時に高レベルインバータ４０および低レベルインバータ５０のスレショルド電圧に等しくなる。

高レベルインバータ４０および低レベルインバータ５０は、略同時に論理値が変化する高レベル制御信号および低レベル制御信号を受けるので、高レベルトランジスタ制御信号および低レベルトランジスタ制御信号の論理値を略同時に遷移させることができる。その結果、低レベルトランジスタ３０がオン状態からオフ状態に切り替わると同時に高レベルトランジスタ２０がオフ状態からオン状態に切り替わるので、出力端子９２から出力される電圧が中間電圧にならない。つまり、ドライバ回路１００は、歪みを低減した電圧波形を出力することができる。

図４は、ドライバ回路１００の構成の他の一例を示す。同図において、ドライバ回路１００は電源部１１０、バッファ回路１２０、および終端抵抗１３０をさらに備える。高レベルインバータ４０は、それぞれのドレイン端子が高レベルトランジスタ２０のゲート端子に接続されるＰチャネルトランジスタ４２およびＮチャネルトランジスタ４４を有する。低レベルインバータ５０は、それぞれのドレイン端子が低レベルトランジスタ３０のゲート端子に接続されるＰチャネルトランジスタ５２およびＮチャネルトランジスタ５４を有する。

電源部１１０は、高レベルトランジスタ２０に高レベル電圧ＶＩＨを供給し、低レベルトランジスタ３０に低レベル電圧ＶＩＬを供給する。また、電源部１１０は、制御信号生成部６０に、正論理電圧ＶＤＤ、負論理電圧ＧＮＤ、高レベル電圧ＶＩＨ、低レベル電圧ＶＩＬ、高レベル電圧よりも第１差分電圧αだけ低い電圧の高レベル負電圧ＶＩＨ−α、および低レベル電圧よりも第２差分電圧βだけ高い電圧の低レベル正電圧ＶＩＬ＋βを供給する。

さらに、電源部１１０は、高レベルインバータ４０に高レベル電圧および高レベル負電圧を供給し、低レベルインバータ５０に低レベル電圧および低レベル正電圧を供給する。電源部１１０は、高レベルインバータ４０のスレショルド電圧および低レベルインバータ５０のスレショルド電圧に基づいて、第１差分電圧αおよび第２差分電圧βを調整する。

電源部１１０は、Ｐチャネルトランジスタ４２のソース端子に高レベル電圧を入力し、Ｎチャネルトランジスタ４４のソース端子に高レベル負電圧を入力する。また、電源部１１０は、Ｐチャネルトランジスタ５２のソース端子に低レベル正電圧を入力し、Ｎチャネルトランジスタ５４のソース端子に低レベル電圧を入力する。

制御信号生成部６０は、第１差分電圧および第２差分電圧の値に基づいて、高レベル制御信号および低レベル制御信号の電圧を調整する。制御信号生成部６０は、当該調整によって、高レベル制御信号の電圧が高レベルインバータ４０のスレショルド電圧に等しくなるタイミングと、低レベル制御信号の電圧が低レベルインバータ５０のスレショルド電圧に等しくなるタイミングとを制御する。当該制御によって、ドライバ回路１００は、図３に示したように歪みが低減された出力電圧を出力することができる。

図５は、制御信号生成部６０の構成の一例を示す。高レベルシフト回路７０は、高レベル正分圧部７２、高レベル負分圧部７４、および高レベルシフト部７６を有する。低レベルシフト回路８０は、低レベル正分圧部８２、低レベル負分圧部８４、および低レベルシフト部８６を有する。

高レベル正分圧部７２は、電源部１１０から入力される高レベル電圧ＶＩＨと正論理電圧ＶＤＤとの差分電圧を分圧して高レベル正分圧を生成する。高レベル負分圧部７４は、高レベル負電圧ＶＩＨ−αと負論理電圧ＧＮＤとの差分電圧を分圧して高レベル負分圧を生成する。低レベル正分圧部８２は、低レベル正電圧ＶＩＬ＋βと正論理電圧ＶＤＤとの差分電圧を分圧して低レベル正分圧を生成する。低レベル負分圧部８４は、低レベル電圧ＶＩＬと負論理電圧ＧＮＤとの差分電圧を分圧して低レベル負分圧を生成する。

高レベルシフト部７６は、入力信号に応じて高レベル正分圧および高レベル負分圧のいずれかの電圧になる高レベル制御信号を生成する。低レベルシフト部８６は、入力信号に応じて低レベル正分圧および低レベル負分圧のいずれかの電圧になる低レベル制御信号を生成する。

高レベル正分圧部７２は、高レベルインバータ４０のスレショルド電圧よりも高い電圧の高レベル正分圧を生成する。また、高レベル負分圧部７４は、高レベルインバータ４０のスレショルド電圧よりも低い電圧の高レベル負分圧を生成する。低レベル正分圧部８２は、低レベルインバータ５０のスレショルド電圧よりも高い電圧の低レベル正分圧を生成する。低レベル負分圧部８４は、低レベルインバータ５０のスレショルド電圧よりも低い電圧の低レベル負分圧を生成する。

制御信号生成部６０が図５に示す構成を有することにより、入力信号の正論理電圧ＶＤＤおよび負論理電圧ＧＮＤの電圧と、高レベルインバータ４０および低レベルインバータ５０のスレショルド電圧との関係によらず、高レベルインバータ４０および低レベルインバータ５０を制御することができる。一例として、高レベル電圧ＶＩＨが２Ｖ、高レベル負電圧ＶＩＨ−αが−２Ｖ、高レベルインバータ４０のスレショルド電圧が０Ｖ、入力信号の正論理電圧ＶＤＤが４Ｖ、および負論理電圧ＧＮＤが０Ｖである場合について説明する。

当該入力信号を直接高レベルインバータ４０に入力すると、入力信号の電圧が０Ｖから４Ｖに変化しても、高レベルインバータ４０に入力される電圧は常に高レベルインバータ４０のスレショルド電圧以上である。従って、高レベルインバータ４０の出力電圧は−２Ｖの状態に維持される。

これに対して、制御信号生成部６０を介して入力信号を高レベルインバータ４０に入力する場合には、制御信号生成部６０は、入力信号の電圧の変化に応じて高レベルインバータ４０の出力電圧を変化させることができる。一例として、高レベル正分圧部７２が高レベル電圧ＶＩＨおよび正論理電圧ＶＤＤの中間電圧である３Ｖの高レベル正分圧を生成し、高レベル負分圧部７４は高レベル負電圧ＶＩＨ−αおよび負論理電圧ＧＮＤの中間電圧である−１Ｖの高レベル負分圧を生成する場合について説明する。

この場合には、高レベルシフト部７６のスレショルド電圧は、高レベル正分圧と高レベル負分圧の中間電圧である１Ｖである。従って、入力信号の電圧が０Ｖから４Ｖに変化すると、入力信号の電圧が高レベルシフト部７６のスレショルド電圧である１Ｖに等しくなるタイミングで、高レベルシフト部７６の出力電圧は高レベル正分圧３Ｖから高レベル負分圧−１Ｖに変化する。つまり、高レベルシフト部７６は、入力信号の論理値の変化に応じて、高レベル正分圧３Ｖまたは高レベル負分圧−１Ｖのいずれかの電圧となる高レベル制御信号を出力する。

従って、高レベル制御信号の電圧変化範囲に高レベルインバータ４０のスレショルド電圧が含まれる。その結果、高レベルインバータ４０は、当該高レベル制御信号の入力を受けると、高レベル制御信号が０Ｖになるタイミングで電圧が変化する高レベルトランジスタ制御信号を出力することができる。

図６は、ドライバ回路１００の他の一例を示す。同図において、高レベルシフト部７６は縦続接続されるｎ個（ｎは２以上の偶数）のインバータ７７（７７−１、７７−２、・・・、７７−ｎ）を有する。なお、同図においてはｎ＝４である。同様に、低レベルシフト部８６は縦続接続されるｎ個のインバータ８７（８７−１、８７−２、・・・、８７−ｎ）を有する。インバータ７７およびインバータ８７は、それぞれＰチャネルトランジスタおよびＮチャネルトランジスタから構成されるＣＭＯＳトランジスタであってよい。

ｎ個のインバータ７７およびｎ個のインバータ８７のうち、１番目のインバータ７７−１およびインバータ８７−１は入力信号の入力を受ける。高レベルシフト回路７０のｎ個のインバータ７７のうちｎ番目のインバータ７７−ｎは高レベル制御信号を出力する。低レベルシフト回路８０のｎ個のインバータ８７のうちｎ番目のインバータ８７−ｎは低レベル制御信号を出力する。ｎ個のインバータのうちｋ番目（ｋは２以上ｎ−１以下の整数）のインバータ７７−ｋおよびインバータ８７−ｋは、出力信号をそれぞれ（ｋ＋１）番目のインバータ７７−（ｋ＋１）およびインバータ８７−（ｋ＋１）に入力する。

高レベル正分圧部７２および高レベル負分圧部７４は、それぞれ異なる電圧の複数の高レベル正分圧および異なる電圧の複数の高レベル負分圧を生成する。さらに、高レベル正分圧部７２および高レベル負分圧部７４は、高レベルシフト部７６のｋ番目のインバータ７７−ｋに（ｋ−１）番目のインバータ７７−（ｋ−１）よりも低い電圧の高レベル正分圧および高レベル負分圧を供給する。

低レベル正分圧部８２および低レベル負分圧部８４は、それぞれ異なる電圧の複数の低レベル正分圧および異なる電圧の複数の低レベル負分圧を生成する。さらに、低レベル正分圧部８２および低レベル負分圧部８４は、低レベルシフト部８６のｋ番目のインバータ８６−ｋに（ｋ−１）番目のインバータ８６−（ｋ−１）よりも低い電圧の低レベル正分圧および低レベル負分圧を供給する。

図６において、高レベル正分圧部７２は、高レベル電圧と正論理電圧との差分電圧を分圧する複数の高レベル正分圧抵抗７３（７３−１から７３−５）を有する。高レベル負分圧部７４は、高レベル負電圧と負論理電圧との差分電圧を分圧する複数の高レベル負分圧抵抗７５（７５−１から７５−５）を有する。低レベル正分圧部８２は、低レベル正電圧と正論理電圧との差分電圧を分圧する複数の低レベル正分圧抵抗８３（８３−１から８３−５）を有する。低レベル負分圧部８４は、低レベル電圧と負論理電圧との差分電圧を分圧する複数の低レベル負分圧抵抗８５（８５−１から８５−５）を有する。

複数の高レベル正分圧抵抗７３のそれぞれは、高レベルシフト回路７０のｎ個のインバータのいずれかに高レベル正分圧を供給する。複数の高レベル負分圧抵抗７５のそれぞれは、高レベルシフト回路７０のｎ個のインバータのいずれかに高レベル負分圧を供給する。複数の低レベル正分圧抵抗８３のそれぞれは、低レベルシフト回路８０のｎ個のインバータのいずれかに低レベル正分圧を供給する。複数の低レベル負分圧抵抗８５のそれぞれは、低レベルシフト回路８０のｎ個のインバータのいずれかに低レベル負分圧を供給する。

高レベル正分圧部７２は、高レベルシフト部７６の（ｋ＋１）番目のインバータ７７−（ｋ＋１）のスレショルド電圧よりも大きい高レベル正分圧をｋ番目のインバータ７７−ｋに入力する。高レベル負分圧部７４は、高レベルシフト部７６の（ｋ＋１）番目のインバータ７７−（ｋ＋１）のスレショルド電圧よりも小さい高レベル負分圧をｋ番目のインバータ７７−ｋに入力する。

低レベル正分圧部８２は、低レベルシフト部８６の（ｋ＋１）番目のインバータ８７−（ｋ＋１）のスレショルド電圧よりも大きい低レベル正分圧をｋ番目のインバータ８７−ｋに入力する。低レベル負分圧部８４は、低レベルシフト部８６の（ｋ＋１）番目のインバータ８７−（ｋ＋１）のスレショルド電圧よりも小さい低レベル負分圧をｋ番目のインバータ８７−ｋに入力する。

以上の構成により、ドライバ回路１００は、入力信号の正論理電圧および負論理電圧と高レベルインバータ４０および低レベルインバータ５０のスレショルド電圧との電圧差によらず、高レベルインバータ４０および低レベルインバータ５０を制御する高レベル制御信号および低レベル制御信号を生成することができる。例えば、入力信号の正論理電圧ＶＤＤが１０Ｖ、負論理電圧ＧＮＤが５Ｖ、高レベル電圧ＶＩＨが５Ｖ、高レベル負電圧ＶＩＨ−αが０Ｖ、高レベルインバータ４０のスレショルド電圧が２Ｖの場合には、入力信号を高レベルインバータ４０に入力しても、高レベルインバータ４０を制御することができない。

これに対して、図６に示したドライバ回路１００において、高レベル正分圧部７２は、インバータ７７−（ｋ＋１）のスレショルド電圧よりも大きい電圧の高レベル正分圧をインバータ７７−ｋに供給することができる。また、高レベル負分圧部７４は、インバータ７７−（ｋ＋１）のスレショルド電圧よりも小さい電圧の高レベル負分圧をインバータ７７−ｋに供給することができる。つまり、インバータ７７−ｋの出力電圧の変化範囲内に、後段のインバータ７７−（ｋ＋１）のスレショルド電圧が含まれる。

同様に、インバータ８７−ｋの出力電圧の変化範囲内に後段のインバータ８７−（ｋ＋１）のスレショルド電圧が含まれる。その結果、ドライバ回路１００は、入力信号の電圧変化範囲内に高レベルインバータ４０のスレショルド電圧が含まれない場合であっても、入力信号に応じて高レベルインバータ４０を制御することができる。

高レベルシフト回路７０および低レベルシフト回路８０は、インバータ７７およびインバータ８７の個数を切り替えてもよい。具体的には、高レベルシフト回路７０はインバータ７７−ｎが出力する信号を高レベル制御信号として高レベルインバータ４０に入力する代わりに、ｎ個のインバータ７７のうちのいずれか一つから出力される信号を選択して、選択した信号を高レベルインバータ４０に入力してもよい。同様に、低レベルシフト回路８０はｎ個のインバータ８７のうちのいずれか一つから出力される信号を選択して、選択した信号を低レベルインバータ５０に入力してもよい。また、高レベルシフト回路７０および低レベルシフト回路８０は、高レベル正分圧部７２、高レベル負分圧部７４、低レベル正分圧部８２、または低レベル負分圧部８４の抵抗値を切り替えることにより、インバータ７７およびインバータ８７に印加する電圧を変化させてもよい。

ドライバ回路１００は、インバータ７７およびインバータ８７の個数、または、高レベル正分圧部７２、高レベル負分圧部７４、低レベル正分圧部８２、または低レベル負分圧部８４の抵抗値を切り替えることにより、高レベル制御信号および低レベル制御信号の電圧値を変化させることができる。その結果、ドライバ回路１００は、ドライバ回路１００が出力する信号を使用する回路の種別に応じて、または、経年変化に伴う高レベルインバータ４０もしくは低レベルインバータ５０の特性の変化に応じて、高レベル制御信号および低レベル制御信号の電圧値を変化させることができる。

なお、高レベル正分圧部７２、高レベル負分圧部７４、低レベル正分圧部８２、および低レベル負分圧部８４は、それぞれ、高レベル正分圧抵抗７３、高レベル負分圧抵抗７５、低レベル正分圧抵抗８３、および低レベル負分圧抵抗８５の代わりに、ダイオードまたはトランジスタを用いて分圧をしてもよい。

図７は、インバータ７７−ｋ（ｋは１以上の整数）の出力電圧と後段のインバータ７７−（ｋ＋１）のスレショルド電圧との関係の一例を示す。上記のように、インバータ７７−ｋに入力される電圧の変化範囲内に、後段のインバータ７７−（ｋ＋１）のスレショルド電圧が含まれるべく、高レベル正分圧抵抗７３および高レベル負分圧抵抗７５のそれぞれの抵抗値が調整される。

図７において、ＶＬ１、ＶＬ２、ＶＬ３、およびＶＬ４は、それぞれ対応するインバータ７７が出力する負論理に対応する電圧である。ＶＨ１、ＶＨ２、ＶＨ３、およびＶＨ４は、それぞれ対応するインバータ７７が出力する正論理に対応する電圧である。Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３、およびＶｔｈ４は、それぞれ対応するインバータ７７のスレショルド電圧である。

入力信号はＧＮＤおよびＶＤＤの電圧範囲内で変化する。インバータ７７−１のスレショルド電圧Ｖｔｈ１はＧＮＤより大きくＶＤＤより小さい。従って、入力信号の電圧がＧＮＤからＶＤＤに変化すると、入力信号の電圧がＶｔｈ１より小さい値からＶｔｈ１より大きい値に変化する。その結果、入力信号の論理値の変化に応じて、インバータ７７−１の論理値を変化させることができる。

同様に、インバータ７７−ｋの出力電圧がＶＬｋからＶＨｋに変化すると、当該出力電圧がインバータ７７−（ｋ＋１）のスレショルド電圧より小さい値からインバータ７７−（ｋ＋１）のスレショルド電圧より大きい値に変化する。その結果、インバータ７７−ｋの論理値の変化に応じて、インバータ７７−（ｋ＋１）の論理値を変化させることができる。

図７においては、インバータ７７−４の出力電圧の変化範囲内に高レベルインバータ４０のスレショルド電圧が含まれる。従って、インバータ７７−４の論理値が変化すると、高レベルインバータ４０の論理値を変化させることができる。

以下、入力信号の正論理電圧ＶＤＤが１０Ｖ、負論理電圧ＧＮＤが５Ｖ、高レベル電圧ＶＩＨが５Ｖ、高レベル負電圧ＶＩＨ−αが０Ｖ、高レベルインバータ４０のスレショルド電圧が２Ｖの場合における、図６に示したドライバ回路１００の動作について説明する。高レベル正分圧抵抗７３のそれぞれが正論理電圧１０Ｖおよび高レベル電圧５Ｖの電圧差５Ｖを分圧するので、インバータ７７−１、インバータ７７−２、インバータ７７−３、およびインバータ７７−４のそれぞれのＰチャネルトランジスタのソース端子に印加される電圧は、ＶＨ１＝９Ｖ、ＶＨ２＝８Ｖ、ＶＨ３＝７Ｖ、およびＶＨ４＝６Ｖとなる。また、インバータ７７−１、インバータ７７−２、インバータ７７−３、およびインバータ７７−４のそれぞれのＮチャネルトランジスタのソース端子に印加される電圧は、ＶＬ１＝４Ｖ、ＶＬ２＝３Ｖ、ＶＬ３＝２Ｖ、およびＶＬ４＝１Ｖとなる。

この場合に、インバータ７７−１、インバータ７７−２、インバータ７７−３、およびインバータ７７−４のスレショルド電圧は、それぞれＶｔｈ１＝６．５Ｖ、Ｖｔｈ２＝５．５Ｖ、Ｖｔｈ３＝４．５Ｖ、Ｖｔｈ４＝３．５Ｖである。インバータ７７−１が出力する電圧は４Ｖから９Ｖの間で変化するので、インバータ７７−２のスレショルド電圧５．５Ｖが当該変化範囲に含まれる。同様に、インバータ７７−２が出力する電圧の変化範囲に後段のインバータ７７−３のスレショルド電圧４．５Ｖが含まれる。インバータ７７−３が出力する電圧の変化範囲に後段のインバータ７７−４のスレショルド電圧３．５Ｖが含まれる。

さらに、インバータ７７−４が出力する電圧の変化範囲である１Ｖから６Ｖに、高レベルインバータ４０のスレショルド電圧２Ｖが含まれる。従って、高レベルインバータ４０は、インバータ７７−４が出力する高レベル制御信号の電圧変化に応じて電圧が変化する高レベルトランジスタ制御信号を生成することができる。

以上のように、入力信号を高レベルインバータ４０に直接入力した場合には入力信号の論理値の変化に応じて高レベルインバータ４０の論理値を変化させることが出来ない場合であっても、インバータ７７を縦続接続することにより、入力信号に応じて高レベルインバータ４０が出力する高レベルトランジスタ制御信号の電圧を変化させることができる。同様に、インバータ８７を縦続接続することにより、入力信号に応じて低レベルインバータ５０が出力する低レベルトランジスタ制御信号の電圧を変化させることができる。

図８は、ドライバ回路１００の他の一例を示す。同図において、ドライバ回路１００は遅延回路１４０および遅延回路１４２をさらに備える。遅延回路１４０は、入力信号を遅延した高レベル遅延信号を生成する。遅延回路１４０は、高レベル遅延信号を高レベルシフト回路７０に入力する。遅延回路１４２は、入力信号を遅延した低レベル遅延信号を生成する。遅延回路１４２は、低レベル遅延信号を低レベルシフト回路８０に入力する。遅延回路１４０および遅延回路１４２は、高レベルシフト回路７０および低レベルシフト回路８０内の信号伝搬遅延時間に応じて、それぞれの遅延量を調整する。

高レベルシフト回路７０が有するインバータ７７と低レベルシフト回路８０が有するインバータ８７がそれぞれ異なる特性を有する場合、高レベルシフト回路７０および低レベルシフト回路８０に入力された信号には、それぞれ異なる伝搬遅延が生じる場合がある。その結果、高レベルシフト回路７０が生成する高レベル制御信号と低レベルシフト回路８０が生成する低レベル制御信号の論理値の変化タイミングに差が生じる。

そこで、遅延回路１４０および遅延回路１４２は当該タイミング差を補償する。例えば、高レベルシフト回路７０における遅延時間が低レベルシフト回路８０における遅延時間よりも大きい場合には、遅延回路１４２が遅延回路１４０よりも大きな遅延量を有することにより、高レベル制御信号と低レベル制御信号とのタイミング差を低減することができる。

図９は、ドライバ回路１００を備える試験装置２００の構成を示す。試験装置２００は、被試験デバイス３００に試験信号を与え、被試験デバイス３００が当該試験信号に応じて出力する出力信号に基づいて被試験デバイス３００の良否を判定する。

試験装置２００は、ドライバ回路１００、試験信号発生部１５０、コンパレータ１６０、および判定部１７０を備える。試験信号発生部１５０は被試験デバイス３００を試験する試験信号を発生し、入力端子９０を介して当該試験信号をドライバ回路１００に入力する。試験信号発生部１５０は、所定の試験パターンに基づいて正論理電圧ＶＤＤおよび負論理電圧ＧＮＤのいずれかの電圧に変化する試験信号を発生してよい。

ドライバ回路１００は、試験信号発生部１５０から入力された試験信号の電圧を被試験デバイス３００に応じた電圧に変換する。例えば、ドライバ回路１００は、試験信号発生部１５０から入力された試験信号が０Ｖから５Ｖの範囲で変化する場合に、−２Ｖから２Ｖの範囲で変化する試験信号に変換する。ドライバ回路１００は、図１、図４、図６および図８に示したいずれかのドライバ回路１００であってよい。

ドライバ回路１００は、制御信号生成部６０において、正論理に対応する電圧または負論理に対応する電圧の少なくとも一方の電圧が異なる高レベル制御信号および低レベル制御信号を生成する。制御信号生成部６０は、当該高レベル制御信号および低レベル制御信号を、それぞれ高レベルトランジスタ２０および低レベルトランジスタ３０に入力する。ドライバ回路１００は、高レベル制御信号および低レベル制御信号の電圧を調整することにより、低レベルトランジスタ３０がオン状態からオフ状態に遷移するタイミングと高レベルトランジスタ２０がオフ状態からオン状態に遷移するタイミングを制御する。その結果、試験装置２００は、被試験デバイス３００の試験に影響する歪みを有しない試験信号を被試験デバイス３００に供給することができる。

さらに、試験装置２００は、試験信号に応じて被試験デバイス３００が出力する信号を受けて、コンパレータ１６０に入力する。コンパレータ１６０は、被試験デバイス３００から受け取った出力信号の電圧を所定の閾値電圧と比較する。コンパレータ１６０は比較した結果を判定部１７０に入力する。判定部１７０は受け取った比較結果を所定の期待値パターンと比較して、被試験デバイス３００の良否を判定してもよい。

試験装置２００は、被試験デバイス３００の種別または特性に応じて電源部１１０が出力する高レベル電圧、低レベル電圧、正論理電圧、および負論理電圧の値を切り替えてもよい。また、電源部１１０は、被試験デバイス３００の種別または特性に応じて高レベルシフト回路７０に入力する高レベル負電圧、および、低レベルシフト回路８０に入力する低レベル正電圧の値を切り替えてもよい。その結果、ドライバ回路１００は被試験デバイス３００に適した電圧の歪みがない試験信号を被試験デバイス３００に入力することができる。

以上、高レベルトランジスタ２０および低レベルトランジスタ３０は、制御信号生成部６０に入力される単一の入力信号に応じて動作する場合を説明した。高レベルトランジスタ２０および低レベルトランジスタ３０は、高レベルシフト回路７０および低レベルシフト回路８０に入力される、それぞれ異なる入力信号に応じて動作してもよい。例えば、高レベルシフト回路７０に負論理電圧に等しい電圧の入力信号が入力されている場合に、低レベルシフト回路８０に正論理電圧に等しい電圧の入力信号が入力されてもよい。

この場合には、高レベルトランジスタ２０および低レベルトランジスタ３０は、ともにオフ状態になる。以上の制御により、ドライバ回路１００は、電圧出力動作をディセーブル状態にするか否かを切り替えることができる。なお、制御信号生成部６０は、負論理に対応する電圧を高レベルインバータ４０に入力し、正論理に対応する電圧を低レベルインバータ５０に供給することにより、ドライバ回路１００をディセーブル状態にしてもよい。

また、ドライバ回路１００は、３個以上のトランジスタを用いて複数の異なる電圧からなる多値電圧を生成してもよい。具体的には、ドライバ回路１００は、複数のトランジスタのそれぞれを制御するインバータおよびレベルシフト回路を備えてよい。ドライバ回路１００は、それぞれのトランジスタに異なる電圧の高レベル電圧または低レベル電圧を印加することにより、トランジスタの数に応じた多値電圧を有する信号を出力することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

２０ 高レベルトランジスタ、３０ 低レベルトランジスタ、４０ 高レベルインバータ、４２ Ｐチャネルトランジスタ、４４ Ｎチャネルトランジスタ、５０ 低レベルインバータ、５２ Ｐチャネルトランジスタ、５４ Ｎチャネルトランジスタ、６０ 制御信号生成部、７０ 高レベルシフト回路、７２ 高レベル正分圧部、７３ 高レベル正分圧抵抗、７４ 高レベル負分圧部、７５ 高レベル負分圧抵抗、７６ 高レベルシフト部、７７ インバータ、８０ 低レベルシフト回路、８２ 低レベル正分圧部、８３ 低レベル正分圧抵抗、８４ 低レベル負分圧部、８５ 低レベル負分圧抵抗、８６ 低レベルシフト部、８７ インバータ、９０ 入力端子、９２ 出力端子、１００ ドライバ回路、１１０ 電源部、１２０ バッファ回路、１３０ 終端抵抗、１４０ 遅延回路、１４２ 遅延回路、１５０ 試験信号発生部、１６０ コンパレータ、１７０ 判定部、２００ 試験装置、３００ 被試験デバイス

Claims (16)

1. 出力端子に高レベル電圧を出力するか、または、低レベル電圧のいずれを出力するかを切り替える、高レベルトランジスタおよび低レベルトランジスタと、
   与えられる高レベル制御信号に応じて、前記高レベルトランジスタに前記高レベル電圧を出力させるか否かを制御する高レベルインバータと、
   与えられる低レベル制御信号に応じて、前記低レベルトランジスタに前記低レベル電圧を出力させるか否かを制御する低レベルインバータと、
   前記高レベルインバータのスレショルド電圧に応じた電圧の前記高レベル制御信号と、前記低レベルインバータのスレショルド電圧に応じた電圧の前記低レベル制御信号とを生成する制御信号生成部と
   を備え、
   前記制御信号生成部は、正論理に対応する電圧または負論理に対応する電圧の少なくとも一方の電圧が異なる前記高レベル制御信号および前記低レベル制御信号を生成するドライバ回路。
2. 前記制御信号生成部は、前記高レベル制御信号の電圧が前記高レベルインバータのスレショルド電圧に等しくなるタイミングと、前記低レベル制御信号の電圧が前記低レベルインバータのスレショルド電圧に等しくなるタイミングとの差が所定値以下となるように、前記高レベル制御信号および前記低レベル制御信号の電圧を調整する請求項１に記載のドライバ回路。
3. 前記制御信号生成部は、前記出力端子に前記高レベル電圧または前記低レベル電圧のいずれを出力するかを切り替えるべきタイミングで、正論理電圧および負論理電圧の間で信号レベルが遷移する入力信号を受け取る高レベルシフト回路および低レベルシフト回路を有し、
   前記高レベルシフト回路は、前記入力信号における前記正論理電圧および前記負論理電圧の少なくとも一方を前記高レベルインバータのスレッショルド電圧に応じて調整した前記高レベル制御信号を生成し、
   前記低レベルシフト回路は、前記入力信号における前記正論理電圧および前記負論理電圧の少なくとも一方を前記高レベルインバータのスレッショルド電圧に応じて調整した前記高レベル制御信号を生成する請求項１または２に記載のドライバ回路。
4. 前記高レベルシフト回路は、正論理に対応する電圧が前記高レベルインバータのスレショルド電圧よりも大きく、かつ、負論理に対応する電圧が前記高レベルインバータのスレショルド電圧よりも小さい前記高レベル制御信号を前記入力信号に応じて生成し、
   前記低レベルシフト回路は、正論理に対応する電圧が前記低レベルインバータのスレショルド電圧よりも大きく、かつ、負論理に対応する電圧が前記低レベルインバータのスレショルド電圧よりも小さい前記低レベル制御信号を前記入力信号に応じて生成する請求項３に記載のドライバ回路。
5. 前記高レベルトランジスタに高レベル電圧を供給し、
   前記低レベルトランジスタに低レベル電圧を供給し、
   前記制御信号生成部に、前記正論理電圧、前記負論理電圧、前記高レベル電圧、前記低レベル電圧、前記高レベル電圧よりも第１差分電圧だけ低い電圧の高レベル負電圧、および前記低レベル電圧よりも第２差分電圧だけ高い電圧の低レベル正電圧を供給し、
   前記高レベルインバータに前記高レベル電圧および前記高レベル負電圧を供給し、
   前記低レベルインバータに前記低レベル電圧および前記低レベル正電圧を供給し、
   前記高レベルインバータのスレショルド電圧および前記低レベルインバータのスレショルド電圧に基づいて、前記第１差分電圧および前記第２差分電圧を調整する電源部をさらに備える請求項３または４に記載のドライバ回路。
6. 前記制御信号生成部は、前記第１差分電圧および前記第２差分電圧の値に基づいて、前記高レベル制御信号および前記低レベル制御信号の電圧を調整し、前記高レベル制御信号の電圧が前記高レベルインバータのスレショルド電圧に等しくなるタイミングと、前記低レベル制御信号の電圧が前記低レベルインバータのスレショルド電圧に等しくなるタイミングを制御する請求項５に記載のドライバ回路。
7. 前記高レベルトランジスタは、前記高レベルインバータの出力電圧が前記高レベルトランジスタのスレショルド電圧より小さい場合に前記高レベル電圧を出力するＰチャネルトランジスタであり、
   前記低レベルトランジスタは、前記低レベルインバータの出力電圧が前記低レベルトランジスタのスレショルド電圧より大きい場合に前記低レベル電圧を出力するＮチャネルトランジスタである請求項３から６のいずれか一項に記載のドライバ回路。
8. 前記高レベルトランジスタは、前記高レベルインバータの出力電圧が前記高レベルトランジスタのスレショルド電圧より大きい場合に前記高レベル電圧を出力するＮチャネルトランジスタであり、
   前記低レベルトランジスタは、前記低レベルインバータの出力電圧が前記低レベルトランジスタのスレショルド電圧より小さい場合に前記低レベル電圧を出力するＰチャネルトランジスタである請求項３から６のいずれか一項に記載のドライバ回路。
9. 前記高レベルトランジスタは、前記低レベルトランジスタが前記低レベル電圧を出力している間はオフ状態となり、前記低レベルトランジスタは、前記高レベルトランジスタが前記高レベル電圧を出力している間はオフ状態となる請求項３から８のいずれか一項に記載のドライバ回路。
10. 前記制御信号生成部は、
    前記高レベル電圧と前記正論理電圧との差分電圧を分圧して高レベル正分圧を生成する高レベル正分圧部と、
    前記高レベル負電圧と前記負論理電圧との差分電圧を分圧して高レベル負分圧を生成する高レベル負分圧部と、
    前記低レベル正電圧と前記正論理電圧との差分電圧を分圧して低レベル正分圧を生成する低レベル正分圧部と、
    前記低レベル電圧と前記負論理電圧との差分電圧を分圧して低レベル負分圧を生成する低レベル負分圧部と、
    前記高レベル正分圧および前記高レベル負分圧を電源電圧とする高レベルシフト部と、
    前記低レベル正分圧および前記低レベル負分圧を電源電圧とする低レベルシフト部と
    を有し、
    前記高レベルシフト部は、前記入力信号に応じて前記高レベル正分圧および前記高レベル負分圧のいずれかの電圧になる前記高レベル制御信号を生成し、
    前記低レベルシフト部は、前記入力信号に応じて前記低レベル正分圧および前記低レベル負分圧のいずれかの電圧になる前記低レベル制御信号を生成する
    請求項５に記載のドライバ回路。
11. 前記高レベル正分圧部は、前記高レベルインバータのスレショルド電圧よりも高い電圧の前記高レベル正分圧を生成し、
    前記高レベル負分圧部は、前記高レベルインバータのスレショルド電圧よりも低い電圧の前記高レベル負分圧を生成し、
    前記低レベル正分圧部は、前記低レベルインバータのスレショルド電圧よりも高い電圧の前記低レベル正分圧を生成し、
    前記低レベル負分圧部は、前記低レベルインバータのスレショルド電圧よりも低い電圧の前記低レベル負分圧を生成する請求項１０に記載のドライバ回路。
12. 前記高レベルシフト部および前記低レベルシフト部のそれぞれは、縦続接続されるｎ個（ｎは２以上の偶数）のインバータを有し、
    前記ｎ個のインバータのうち１番目のインバータは前記入力信号の入力を受け、
    前記高レベルシフト回路の前記ｎ個のインバータのうちｎ番目のインバータは前記高レベル制御信号を出力し、
    前記低レベルシフト回路の前記ｎ個のインバータのうちｎ番目のインバータは前記低レベル制御信号を出力し、
    前記ｎ個のインバータのうちｋ番目（ｋは２以上ｎ−１以下の整数）のインバータは、出力信号を（ｋ＋１）番目のインバータに入力し、
    前記高レベル正分圧部および前記高レベル負分圧部は、それぞれ異なる電圧の複数の前記高レベル正分圧および異なる電圧の複数の前記高レベル負分圧を生成し、かつ、前記高レベルシフト部のｋ番目のインバータに（ｋ−１）番目のインバータよりも低い電圧の前記高レベル正分圧および前記高レベル負分圧を供給し、
    前記低レベル正分圧部および前記低レベル負分圧部は、それぞれ異なる電圧の複数の前記低レベル正分圧および異なる電圧の複数の前記低レベル負分圧を生成し、かつ、前記低レベルシフト部のｋ番目のインバータに（ｋ−１）番目のインバータよりも低い電圧の前記低レベル正分圧および前記低レベル負分圧を供給する請求項１０または１１に記載のドライバ回路。
13. 前記高レベル正分圧部は、前記高レベル電圧と前記正論理電圧との差分電圧を分圧する複数の高レベル正分圧抵抗を有し、
    前記高レベル負分圧部は、前記高レベル負電圧と前記負論理電圧との差分電圧を分圧する複数の高レベル負分圧抵抗を有し、
    前記低レベル正分圧部は、前記低レベル正電圧と前記正論理電圧との差分電圧を分圧する複数の低レベル正分圧抵抗を有し、
    前記低レベル負分圧部は、前記低レベル電圧と前記負論理電圧との差分電圧を分圧する複数の低レベル負分圧抵抗を有し、
    前記複数の高レベル正分圧抵抗のそれぞれは、前記高レベルシフト回路のｎ個のインバータのいずれかに前記高レベル正分圧を供給し、
    前記複数の高レベル負分圧抵抗のそれぞれは、前記高レベルシフト回路のｎ個のインバータのいずれかに前記高レベル負分圧を供給し、
    前記複数の低レベル正分圧抵抗のそれぞれは、前記低レベルシフト回路のｎ個のインバータのいずれかに前記低レベル正分圧を供給し、
    前記複数の低レベル負分圧抵抗のそれぞれは、前記低レベルシフト回路のｎ個のインバータのいずれかに前記低レベル負分圧を供給する請求項１２に記載のドライバ回路。
14. 前記高レベル正分圧部は、前記高レベルシフト部の前記（ｋ＋１）番目のインバータのスレショルド電圧よりも大きい高レベル正分圧を前記ｋ番目のインバータに入力し、
    前記高レベル負分圧部は、前記高レベルシフト部の前記（ｋ＋１）番目のインバータのスレショルド電圧よりも小さい高レベル負分圧を前記ｋ番目のインバータに入力し、
    前記低レベル正分圧部は、前記低レベルシフト部の前記（ｋ＋１）番目のインバータのスレショルド電圧よりも大きい低レベル正分圧を前記ｋ番目のインバータに入力し、
    前記低レベル負分圧部は、前記低レベルシフト部の前記（ｋ＋１）番目のインバータのスレショルド電圧よりも小さい低レベル負分圧を前記ｋ番目のインバータに入力する請求項１３に記載のドライバ回路。
15. 前記高レベルシフト回路に入力する、前記入力信号を遅延した高レベル遅延信号を生成する高レベル遅延回路と、前記低レベルシフト回路に入力する、前記入力信号を遅延した低レベル遅延信号を生成する低レベル遅延回路とをさらに備え、
    前記高レベル遅延回路および前記低レベル遅延回路は、前記高レベルシフト回路および前記低レベルシフト回路の遅延時間に応じて、遅延量を調整する請求項３から１２のいずれか一項に記載のドライバ回路。
16. 被試験デバイスに試験信号を入力して前記被試験デバイスを試験する試験装置であって、
    出力端子に高レベル電圧を出力するか、または、低レベル電圧のいずれを出力するかを切り替える、高レベルトランジスタおよび低レベルトランジスタと、
    与えられる高レベル制御信号に応じて、前記高レベルトランジスタに前記高レベル電圧を出力させるか否かを制御する高レベルインバータと、
    与えられる低レベル制御信号に応じて、前記低レベルトランジスタに前記低レベル電圧を出力させるか否かを制御する低レベルインバータと、
    前記高レベルインバータのスレショルド電圧に応じた電圧の前記高レベル制御信号と、前記低レベルインバータのスレショルド電圧に応じた電圧の前記低レベル制御信号とを生成する制御信号生成部と
    を備え、
    前記制御信号生成部は、正論理に対応する電圧または負論理に対応する電圧の少なくとも一方の電圧が異なる前記高レベル制御信号および前記低レベル制御信号を生成する試験装置。

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