JP2002043923A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】動作遅延時間を小さくし、低い電源電圧で動作
する論理回路から高い電源電圧で動作する論理回路への
信号伝達を行う半導体装置を提供する。 【解決手段】第１電源電圧V1で動作する論理回路21から
この電圧V1よりも高い第２電源電圧VNで動作する論理回
路2nへ信号伝達する半導体装置において、第２電源電圧
VNと第１電源電圧V1との差電圧(VN-V1) を予め定められ
た電位差ΔVに分圧する電源電圧分圧手段１と、この電
源電圧分圧手段１によって分圧された各電源電圧V1,V2,
・・に接続され入出力が縦接接続される論理素子21,22,
・・と、を備え、予め定められた電位差ΔV は、前段論
理素子2iを操作しこの素子出力が Hレベルのとき、後段
論理素子2(i+1)のONまたは OFF特性がこの電位差ΔV の
有無に影響されることなくその出力特性を維持できる電
圧範囲内とする。
する論理回路から高い電源電圧で動作する論理回路への
信号伝達を行う半導体装置を提供する。 【解決手段】第１電源電圧V1で動作する論理回路21から
この電圧V1よりも高い第２電源電圧VNで動作する論理回
路2nへ信号伝達する半導体装置において、第２電源電圧
VNと第１電源電圧V1との差電圧(VN-V1) を予め定められ
た電位差ΔVに分圧する電源電圧分圧手段１と、この電
源電圧分圧手段１によって分圧された各電源電圧V1,V2,
・・に接続され入出力が縦接接続される論理素子21,22,
・・と、を備え、予め定められた電位差ΔV は、前段論
理素子2iを操作しこの素子出力が Hレベルのとき、後段
論理素子2(i+1)のONまたは OFF特性がこの電位差ΔV の
有無に影響されることなくその出力特性を維持できる電
圧範囲内とする。
Description
【０００１】
【発明の属する技術分野】本発明は低い電圧レベルで動
作する論理素子の出力を高い電圧レベルで動作する論理
素子の入力に接続する信号レベル変換器の半導体装置に
関わり、特にこの信号レベル変換の動作遅延時間の小さ
い半導体装置に関する。
作する論理素子の出力を高い電圧レベルで動作する論理
素子の入力に接続する信号レベル変換器の半導体装置に
関わり、特にこの信号レベル変換の動作遅延時間の小さ
い半導体装置に関する。
【０００２】
【従来の技術】図５は従来技術による低い電圧レベル、
例えば、2.2Vで動作する論理素子の出力を高い電圧レベ
ル5.0Vで動作する論理素子の入力に接続する信号レベル
変換器の回路図である。図５において、半導体装置は、
電源0Vラインを共通電位GND とし、この電位GND に対し
て第１電源電圧V1レベルで動作する論理回路、図示例で
は入力端子INを有するインバータ30と、この第１電源電
圧V1よりも高い第２電源電圧VNレベルで動作する点線で
図示される論理回路４への信号伝達OUT を行うＰチャネ
ル電界効果トランジスタ（以下、FET と略称する）33,3
4 と、ＮチャネルFET31,32とからなるレベルシフト回路
から構成される。
例えば、2.2Vで動作する論理素子の出力を高い電圧レベ
ル5.0Vで動作する論理素子の入力に接続する信号レベル
変換器の回路図である。図５において、半導体装置は、
電源0Vラインを共通電位GND とし、この電位GND に対し
て第１電源電圧V1レベルで動作する論理回路、図示例で
は入力端子INを有するインバータ30と、この第１電源電
圧V1よりも高い第２電源電圧VNレベルで動作する点線で
図示される論理回路４への信号伝達OUT を行うＰチャネ
ル電界効果トランジスタ（以下、FET と略称する）33,3
4 と、ＮチャネルFET31,32とからなるレベルシフト回路
から構成される。
【０００３】レベルシフト回路は、共通電位GND にＮチ
ャネルFET31,32のソースを接続し、第２電源電圧VNにＰ
チャネルFET33,34のソースを接続し、ＮチャネルFET 31
(32)のドレーンとＰチャネルFET 33(34)のドレーンとを
共通(31,33),(32,34) に接続し、この共通接続点(31,3
3),(32,34) を他方のＰチャネルFET33,34のゲートに接
続し、ＮチャネルFET31,32への入力はインバータ30の出
力および入力が接続され、共通接続点(31,33) を出力OU
T としてレベルシフト回路が構成される。
ャネルFET31,32のソースを接続し、第２電源電圧VNにＰ
チャネルFET33,34のソースを接続し、ＮチャネルFET 31
(32)のドレーンとＰチャネルFET 33(34)のドレーンとを
共通(31,33),(32,34) に接続し、この共通接続点(31,3
3),(32,34) を他方のＰチャネルFET33,34のゲートに接
続し、ＮチャネルFET31,32への入力はインバータ30の出
力および入力が接続され、共通接続点(31,33) を出力OU
T としてレベルシフト回路が構成される。
【０００４】かかる構成において、入力端子INに電圧V1
相当の Hレベルを入力すると、インバータ30の出力は L
レベルになり、ＮチャネルFET 31を OFFモードにし、Ｎ
チャネルFET 32をONモードにする。この結果、Ｎチャネ
ルFET31,32のドレーン電位が変動しＰチャネルFET33,34
のゲート電位を変動させ、ＰチャネルFET 33をONモード
に、ＰチャネルFET 34をOFF モードに駆動して、出力OU
T に第２電源電圧VNレベルの Hレベルを出力する。ま
た、入力端子INに電圧0V相当 Lレベルが入力されると、
インバータ30、ＮチャネルFET31,32およびＰチャネルFE
T33,34の動作が全て逆に動作して、出力OUT に0Vレベル
Lレベルを出力する。
相当の Hレベルを入力すると、インバータ30の出力は L
レベルになり、ＮチャネルFET 31を OFFモードにし、Ｎ
チャネルFET 32をONモードにする。この結果、Ｎチャネ
ルFET31,32のドレーン電位が変動しＰチャネルFET33,34
のゲート電位を変動させ、ＰチャネルFET 33をONモード
に、ＰチャネルFET 34をOFF モードに駆動して、出力OU
T に第２電源電圧VNレベルの Hレベルを出力する。ま
た、入力端子INに電圧0V相当 Lレベルが入力されると、
インバータ30、ＮチャネルFET31,32およびＰチャネルFE
T33,34の動作が全て逆に動作して、出力OUT に0Vレベル
Lレベルを出力する。
【０００５】
【発明が解決しようとする課題】しかし、上述するレベ
ルシフト回路を有する半導体装置では、入力端子INの入
力信号が Lレベルから Hレベルあるいはその逆方向に変
動したとき、この入力信号が変動した直後に、例えば、
ＰチャネルFET33,34に互いに導通状態が存在するため、
さらにはＮチャネルFET31 あるいは32の導通状態により
第２電源電圧VNのＰチャネルFET とＮチャネルFET の直
列回路による瞬時的な電源短絡現象によるパルス電流が
流れることなど、によって出力信号OUT の変動までに大
きな動作遅延時間、例えば、実測例では100ns の遅延時
間が発生する。
ルシフト回路を有する半導体装置では、入力端子INの入
力信号が Lレベルから Hレベルあるいはその逆方向に変
動したとき、この入力信号が変動した直後に、例えば、
ＰチャネルFET33,34に互いに導通状態が存在するため、
さらにはＮチャネルFET31 あるいは32の導通状態により
第２電源電圧VNのＰチャネルFET とＮチャネルFET の直
列回路による瞬時的な電源短絡現象によるパルス電流が
流れることなど、によって出力信号OUT の変動までに大
きな動作遅延時間、例えば、実測例では100ns の遅延時
間が発生する。
【０００６】また、この動作遅延時間は、入力端子INの
入力信号の波形や、入力信号とインバータ30の出力信号
との時間差を適切に選択しないとより一層大きな遅延時
間が発生するため、回路の設計が難しくなるという課題
がある。本発明は上記の点にかんがみてなされたもので
あり、その目的は前記した課題を解決して、動作遅延時
間を比較的小さく維持しながら、低い電源電圧レベルで
動作する論理回路から高い電源電圧レベルで動作する論
理回路への信号伝達を行う半導体装置を提供することに
ある。
入力信号の波形や、入力信号とインバータ30の出力信号
との時間差を適切に選択しないとより一層大きな遅延時
間が発生するため、回路の設計が難しくなるという課題
がある。本発明は上記の点にかんがみてなされたもので
あり、その目的は前記した課題を解決して、動作遅延時
間を比較的小さく維持しながら、低い電源電圧レベルで
動作する論理回路から高い電源電圧レベルで動作する論
理回路への信号伝達を行う半導体装置を提供することに
ある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、電源0Vラインを共通電位と
し、この電位に対して第１電源電圧レベルで動作する論
理回路からこの第１電源電圧よりも高い第２電源電圧レ
ベルで動作する論理回路への信号伝達を行い、第２電源
電圧と第１電源電圧との差電圧を予め定められた電位差
に順次分圧する電源電圧分圧手段と、この電源電圧分圧
手段によって分圧された各電源電圧に接続される論理素
子と、を備え、第１電源電圧に接続される論理素子の入
力端子を半導体装置の入力端子とし、以下順次、低い方
の電源電圧に接続される論理素子の出力を次に高い電源
電圧に接続される論理素子の入力端子に接続し、最も高
い電源電圧に接続される論理素子の出力端子を半導体装
置の出力端子として構成するものとする。
に、本発明の半導体装置は、電源0Vラインを共通電位と
し、この電位に対して第１電源電圧レベルで動作する論
理回路からこの第１電源電圧よりも高い第２電源電圧レ
ベルで動作する論理回路への信号伝達を行い、第２電源
電圧と第１電源電圧との差電圧を予め定められた電位差
に順次分圧する電源電圧分圧手段と、この電源電圧分圧
手段によって分圧された各電源電圧に接続される論理素
子と、を備え、第１電源電圧に接続される論理素子の入
力端子を半導体装置の入力端子とし、以下順次、低い方
の電源電圧に接続される論理素子の出力を次に高い電源
電圧に接続される論理素子の入力端子に接続し、最も高
い電源電圧に接続される論理素子の出力端子を半導体装
置の出力端子として構成するものとする。
【０００８】かかる構成により、予め定められた電位差
は、前段論理素子を操作しこの素子出力が Hレベルのと
き、後段論理素子のONまたは OFF特性がこの電位差の有
無に影響されることなくその出力特性を維持できる電圧
範囲内とすることにより、第１電源電圧に接続される論
理素子の入力端子に入力される信号は、順次、電源電圧
の高い信号レベルに変換され、論理素子が有する本来の
動作遅延時間で動作するので、動作遅延時間は、本来の
遅延時間を電源電圧分圧手段に接続される論理素子数倍
した遅延時間で動作させることができる。
は、前段論理素子を操作しこの素子出力が Hレベルのと
き、後段論理素子のONまたは OFF特性がこの電位差の有
無に影響されることなくその出力特性を維持できる電圧
範囲内とすることにより、第１電源電圧に接続される論
理素子の入力端子に入力される信号は、順次、電源電圧
の高い信号レベルに変換され、論理素子が有する本来の
動作遅延時間で動作するので、動作遅延時間は、本来の
遅延時間を電源電圧分圧手段に接続される論理素子数倍
した遅延時間で動作させることができる。
【０００９】また、論理素子は、ＰチャネルFET と、Ｎ
チャネルFET と、を直列に接続してなるインバータと
し、電源電圧分圧手段が分圧する予め定められた電位差
は、分圧された電源電圧に接続されるＰチャネルFET の
ほぼ閾値電圧とすることができる。また、電源電圧分圧
手段は、第１電源電圧と第２電源電圧との間を直列接続
する複数の直列回路素子と、この直列回路素子間の共通
接続点と電源0Vラインとの間に接続される複数の分流回
路素子と、からなり、第２電源電圧に接続される第1n分
圧回路は定電流素子を直列回路素子とし定電圧素子を分
流回路素子として定電圧回路を構成し、その他の分圧回
路は電界効果トランジスタのソースとゲートとを短絡し
たソース・ドレーン間の回路を直列回路素子としこの直
列回路素子と電源0Vライン間に分流回路素子として分圧
抵抗を接続して構成することができる。
チャネルFET と、を直列に接続してなるインバータと
し、電源電圧分圧手段が分圧する予め定められた電位差
は、分圧された電源電圧に接続されるＰチャネルFET の
ほぼ閾値電圧とすることができる。また、電源電圧分圧
手段は、第１電源電圧と第２電源電圧との間を直列接続
する複数の直列回路素子と、この直列回路素子間の共通
接続点と電源0Vラインとの間に接続される複数の分流回
路素子と、からなり、第２電源電圧に接続される第1n分
圧回路は定電流素子を直列回路素子とし定電圧素子を分
流回路素子として定電圧回路を構成し、その他の分圧回
路は電界効果トランジスタのソースとゲートとを短絡し
たソース・ドレーン間の回路を直列回路素子としこの直
列回路素子と電源0Vライン間に分流回路素子として分圧
抵抗を接続して構成することができる。
【００１０】また、電源電圧分圧手段は、直列回路素子
を構成する電界効果トランジスタに代わって、ダイオー
ドの順方向電圧降下を用いて構成することができる。ま
た、電源電圧分圧手段は、直列回路素子を構成する電界
効果トランジスタに代わって直列抵抗とし、分流回路素
子としての分圧抵抗に代わって電圧制御素子を用いて構
成することができる。
を構成する電界効果トランジスタに代わって、ダイオー
ドの順方向電圧降下を用いて構成することができる。ま
た、電源電圧分圧手段は、直列回路素子を構成する電界
効果トランジスタに代わって直列抵抗とし、分流回路素
子としての分圧抵抗に代わって電圧制御素子を用いて構
成することができる。
【００１１】
【発明の実施の形態】図１は本発明による半導体装置の
原理回路図、図２は本発明の一実施例による回路図、図
３は電源電圧分圧手段の一実施例および他の実施例の回
路図、図４は一実施例のインバータの回路図であり、図
５に対応する同一部材には同じ符号が付してある。
原理回路図、図２は本発明の一実施例による回路図、図
３は電源電圧分圧手段の一実施例および他の実施例の回
路図、図４は一実施例のインバータの回路図であり、図
５に対応する同一部材には同じ符号が付してある。
【００１２】図１において、本発明の半導体装置は、電
源0Vラインを共通電位GND とし、この電位GND に対して
第１電源電圧V1レベルで動作する論理回路21からこの第
１電源電圧V1よりも高い第２電源電圧VNレベルで動作す
る論理回路への信号伝達を行い、第２電源電圧VNと第１
電源電圧V1との差電圧(VN-V1) を予め定められた電位差
ΔV に順次分圧する電源電圧分圧手段１と、この電源電
圧分圧手段１によって分圧された各電源電圧V1,V2,V3・
・Vnに接続される論理素子(21,22,23 ・・2n)と、を備
え、第１電源電圧V1に接続される論理素子21の入力端子
INを半導体装置の入力端子(IN)とし、以下順次、低い方
の電源電圧Viに接続される論理素子2iの出力端子を次に
高い電源電圧V(i+1)に接続される論理素子2(i+1)の入力
端子に接続し、第２電源電圧VNより１つ低い電源電圧Vn
に接続される論理素子2nの出力端子OUT を半導体装置の
出力端子(OUT) として構成するものとする。
源0Vラインを共通電位GND とし、この電位GND に対して
第１電源電圧V1レベルで動作する論理回路21からこの第
１電源電圧V1よりも高い第２電源電圧VNレベルで動作す
る論理回路への信号伝達を行い、第２電源電圧VNと第１
電源電圧V1との差電圧(VN-V1) を予め定められた電位差
ΔV に順次分圧する電源電圧分圧手段１と、この電源電
圧分圧手段１によって分圧された各電源電圧V1,V2,V3・
・Vnに接続される論理素子(21,22,23 ・・2n)と、を備
え、第１電源電圧V1に接続される論理素子21の入力端子
INを半導体装置の入力端子(IN)とし、以下順次、低い方
の電源電圧Viに接続される論理素子2iの出力端子を次に
高い電源電圧V(i+1)に接続される論理素子2(i+1)の入力
端子に接続し、第２電源電圧VNより１つ低い電源電圧Vn
に接続される論理素子2nの出力端子OUT を半導体装置の
出力端子(OUT) として構成するものとする。
【００１３】かかる構成により、電源電圧分圧手段１の
予め定められた電位差ΔV は、前段論理素子2iを操作
し、この素子2iの出力が Hレベルのとき、後段論理素子
2(i+1)のONまたは OFF特性がこの電位差ΔV の有無に影
響されることなくその出力特性を維持できる電圧範囲内
とすることにより、第１電源電圧V1に接続される論理素
子21の入力端子INに入力される信号は、順次、電源電圧
(V2,V3・・) の高い信号レベルに変換され、各論理素子
(21〜2n) は論理素子 (21〜2n) が有する本来の動作遅
延時間τ0 で動作するので、動作遅延時間τは本来の遅
延時間τ0 を電源電圧分圧手段１に接続される論理素子
数(n) 倍した遅延時間（τ＝ nτ0 ）で動作させること
ができる。
予め定められた電位差ΔV は、前段論理素子2iを操作
し、この素子2iの出力が Hレベルのとき、後段論理素子
2(i+1)のONまたは OFF特性がこの電位差ΔV の有無に影
響されることなくその出力特性を維持できる電圧範囲内
とすることにより、第１電源電圧V1に接続される論理素
子21の入力端子INに入力される信号は、順次、電源電圧
(V2,V3・・) の高い信号レベルに変換され、各論理素子
(21〜2n) は論理素子 (21〜2n) が有する本来の動作遅
延時間τ0 で動作するので、動作遅延時間τは本来の遅
延時間τ0 を電源電圧分圧手段１に接続される論理素子
数(n) 倍した遅延時間（τ＝ nτ0 ）で動作させること
ができる。
【００１４】
【実施例】（実施例１）図２において、一実施例による
電源電圧分圧手段１は、図示例では４段に分圧され、第
１電源電圧V1と第２電源電圧VNとの間を直列接続する複
数の直列回路素子(11a,12a,13a,14a) と、この直列回路
素子間の共通接続点（電位V2,V3,V4で図示）と電源0Vラ
インGND との間に接続される複数の分流回路素子(12b,1
3b,14b)とからなり、第２電源電圧VNに接続される第1n
(n=4) 分圧回路は定電流素子14aを直列回路素子とし定
電圧素子14b を分流回路素子として定電圧回路を構成
し、その他の分圧回路(11,12,13)は電界効果トランジス
タ(11a,12a,13a) のソースSとゲートG とを短絡したソ
ース・ドレーン間の回路を直列回路素子としこの直列回
路素子と電源0Vライン間に分流回路素子として分圧抵抗
(12b,13b) を接続して構成される。
電源電圧分圧手段１は、図示例では４段に分圧され、第
１電源電圧V1と第２電源電圧VNとの間を直列接続する複
数の直列回路素子(11a,12a,13a,14a) と、この直列回路
素子間の共通接続点（電位V2,V3,V4で図示）と電源0Vラ
インGND との間に接続される複数の分流回路素子(12b,1
3b,14b)とからなり、第２電源電圧VNに接続される第1n
(n=4) 分圧回路は定電流素子14aを直列回路素子とし定
電圧素子14b を分流回路素子として定電圧回路を構成
し、その他の分圧回路(11,12,13)は電界効果トランジス
タ(11a,12a,13a) のソースSとゲートG とを短絡したソ
ース・ドレーン間の回路を直列回路素子としこの直列回
路素子と電源0Vライン間に分流回路素子として分圧抵抗
(12b,13b) を接続して構成される。
【００１５】また、図４において、論理素子 (21〜24)
は、ＰチャネルFET 2aと、ＮチャネルFET 2bと、を直列
に接続してなるインバータとして構成することができ
る。即ち、ＮチャネルFET 2bのソースS を共通電源GND
に、ＰチャネルFET 2aのソースS を該当する電源電圧(V
1,V2,V3,V4) に接続し、Ｐ、Ｎ両チャネルFET2a,2bのド
レーンD を共通に接続し論理素子21〜24の出力OUT と
し、両チャネルFET2a,2bのゲートを短絡して入力INとし
て構成することができる。また、電源電圧分圧手段１が
分圧する予め定められた電位差ΔV は、分圧された電源
電圧に接続されるＰチャネルFET のほぼ閾値電圧、例え
ば0.7Vとすることができる。
は、ＰチャネルFET 2aと、ＮチャネルFET 2bと、を直列
に接続してなるインバータとして構成することができ
る。即ち、ＮチャネルFET 2bのソースS を共通電源GND
に、ＰチャネルFET 2aのソースS を該当する電源電圧(V
1,V2,V3,V4) に接続し、Ｐ、Ｎ両チャネルFET2a,2bのド
レーンD を共通に接続し論理素子21〜24の出力OUT と
し、両チャネルFET2a,2bのゲートを短絡して入力INとし
て構成することができる。また、電源電圧分圧手段１が
分圧する予め定められた電位差ΔV は、分圧された電源
電圧に接続されるＰチャネルFET のほぼ閾値電圧、例え
ば0.7Vとすることができる。
【００１６】かかる構成により、電位差ΔV がＰチャネ
ルFET 2aの閾値電圧0.7Vであると、論理素子 (21〜24)
の入力INが(Hレベル) のとき、ＰチャネルFET 2aは非導
通状態(OFF) にあるので、出力OUT は(Lレベル) を維持
することができる。通常、この様に構成されたインバー
タの動作遅延時間τ0 は(2〜3ns)程度であるので、数段
インバータが接続されても、従来技術における様な大き
な遅延時間τを発生することがない。
ルFET 2aの閾値電圧0.7Vであると、論理素子 (21〜24)
の入力INが(Hレベル) のとき、ＰチャネルFET 2aは非導
通状態(OFF) にあるので、出力OUT は(Lレベル) を維持
することができる。通常、この様に構成されたインバー
タの動作遅延時間τ0 は(2〜3ns)程度であるので、数段
インバータが接続されても、従来技術における様な大き
な遅延時間τを発生することがない。
【００１７】以上述べた様に、一実施例では、入力端子
(IN)と出力端子OUT との間に段階的に使用電圧を上昇さ
せたインバータ21,22,23,24 を配置する。各インバータ
21,22,23,24 の使用電圧はＰチャネル電界効果トランジ
スタ(13a,12a,11a) により0.7V程度ずつ低くなる。この
電位差ΔV はインバータ21,22,23,24 内のＰチャネルFE
T 2aとＮチャネルFET 2bの同時ON状態防止し、貫通電流
がＰ、Ｎ両チャネルFET2a,2b間に流れない様にする電位
差である。この結果、入力された信号の Hレベルは、2.
2Vから順次高い電圧に変換され、出力端子OUT では4.3V
に変換される。抵抗12b,13b は、それぞれＰチャネル電
界効果トランジスタ(12a,13a) に微小な電流を流すこと
により、電源としての動作を安定させる目的で挿入され
る。定電圧素子14b はインバータ24の電源電圧をクラン
プする目的で挿入される。本発明の実施例では、図５の
従来技術に見られる様なお互いのゲート電圧を、例え
ば、FET31 がFET34 のゲート電圧を、FET32 がFET33 の
ゲート電圧を、GND レベルにする動作が発生しないの
で、動作遅延時間を小さくすることができる。 （実施例２）また、図３において、本発明による他の実
施例として電源電圧分圧手段１を説明する。図３の(A)
は電界効果トランジスタ14a のゲート・ソース間を短絡
することによって定電流回路を構成するものであり、そ
の他の回路は上記図２の実施例で説明済であるので省略
する。
(IN)と出力端子OUT との間に段階的に使用電圧を上昇さ
せたインバータ21,22,23,24 を配置する。各インバータ
21,22,23,24 の使用電圧はＰチャネル電界効果トランジ
スタ(13a,12a,11a) により0.7V程度ずつ低くなる。この
電位差ΔV はインバータ21,22,23,24 内のＰチャネルFE
T 2aとＮチャネルFET 2bの同時ON状態防止し、貫通電流
がＰ、Ｎ両チャネルFET2a,2b間に流れない様にする電位
差である。この結果、入力された信号の Hレベルは、2.
2Vから順次高い電圧に変換され、出力端子OUT では4.3V
に変換される。抵抗12b,13b は、それぞれＰチャネル電
界効果トランジスタ(12a,13a) に微小な電流を流すこと
により、電源としての動作を安定させる目的で挿入され
る。定電圧素子14b はインバータ24の電源電圧をクラン
プする目的で挿入される。本発明の実施例では、図５の
従来技術に見られる様なお互いのゲート電圧を、例え
ば、FET31 がFET34 のゲート電圧を、FET32 がFET33 の
ゲート電圧を、GND レベルにする動作が発生しないの
で、動作遅延時間を小さくすることができる。 （実施例２）また、図３において、本発明による他の実
施例として電源電圧分圧手段１を説明する。図３の(A)
は電界効果トランジスタ14a のゲート・ソース間を短絡
することによって定電流回路を構成するものであり、そ
の他の回路は上記図２の実施例で説明済であるので省略
する。
【００１８】図３の(B) は、直列回路素子を構成する電
界効果トランジスタ11a,12a,13a に代わって、ダイオー
ド11c,12c,13c の順方向電圧降下約0.7Vを用いて構成す
ることができる。また、図３の(C) は、直列回路素子を
構成する電界効果トランジスタ11a,12a,13a に代わって
直列抵抗11d,12d,13d とし、分流回路素子としての分圧
抵抗11b,12b,13b に代わって電圧制御素子11e,12e,13e
を用いて構成することができる。この電圧制御素子11e,
12e,13e は、例えば、定電圧素子（ツェナーダイオー
ド）あるいは、図示省略しているが、バイポーラトラン
ジスタを用いてベース回路を直列抵抗11d,12d,13d の共
通接続点に接続したエミッタフォロワ回路を用いてもよ
い。
界効果トランジスタ11a,12a,13a に代わって、ダイオー
ド11c,12c,13c の順方向電圧降下約0.7Vを用いて構成す
ることができる。また、図３の(C) は、直列回路素子を
構成する電界効果トランジスタ11a,12a,13a に代わって
直列抵抗11d,12d,13d とし、分流回路素子としての分圧
抵抗11b,12b,13b に代わって電圧制御素子11e,12e,13e
を用いて構成することができる。この電圧制御素子11e,
12e,13e は、例えば、定電圧素子（ツェナーダイオー
ド）あるいは、図示省略しているが、バイポーラトラン
ジスタを用いてベース回路を直列抵抗11d,12d,13d の共
通接続点に接続したエミッタフォロワ回路を用いてもよ
い。
【００１９】本発明により、従来技術では、動作遅延時
間が100ns 以上あったものが、20ns以下の動作遅延時間
で、超高集積・高速回路で用いられる2.2Vの電源電圧の
論理回路の信号を一般的なディジタル論理回路への信号
レベルに適合する半導体回路を構成することができる。
間が100ns 以上あったものが、20ns以下の動作遅延時間
で、超高集積・高速回路で用いられる2.2Vの電源電圧の
論理回路の信号を一般的なディジタル論理回路への信号
レベルに適合する半導体回路を構成することができる。
【００２０】
【発明の効果】以上述べたように本発明による電源電圧
分圧手段で半導体の閾値電圧程度の電位差で低電源電圧
から高電源電圧に分圧し、この分圧された電源電圧で論
理素子を動作させることにより、動作遅延時間を比較的
小さく維持しながら、低い電源電圧レベルで動作する論
理回路から高い電源電圧レベルで動作する論理回路への
信号伝達を行う半導体装置を提供することができる。
分圧手段で半導体の閾値電圧程度の電位差で低電源電圧
から高電源電圧に分圧し、この分圧された電源電圧で論
理素子を動作させることにより、動作遅延時間を比較的
小さく維持しながら、低い電源電圧レベルで動作する論
理回路から高い電源電圧レベルで動作する論理回路への
信号伝達を行う半導体装置を提供することができる。
【図１】本発明による半導体装置の原理回路図
【図２】一実施例による回路図
【図３】電源電圧分圧手段の一実施例および他の実施例
の回路図
の回路図
【図４】一実施例によるインバータの回路図
【図５】従来技術による半導体装置の回路図
１ 電源電圧分圧手段 11,12,・・1n 分圧回路 11a,12a ・・,2a,33,34 ＰチャネルFET 12b,13b ・・ 抵抗 11c,12c ・・ ダイオード 11d,12d ・・ 抵抗 11e,12e ・・ 定電圧素子 14a 定電流素子 14b 定電圧素子 ２,21,・・2n 論理素子 2b,31,32 ＮチャネルFET V1,V2,・・VN 電源電圧
Claims (5)
- 【請求項１】電源0Vラインを共通電位とし、この電位に
対して第１電源電圧レベルで動作する論理回路からこの
第１電源電圧よりも高い第２電源電圧レベルで動作する
論理回路への信号伝達を行う半導体装置において、 第２電源電圧と第１電源電圧との差電圧を予め定められ
た電位差に順次分圧する電源電圧分圧手段と、この電源
電圧分圧手段によって分圧された各電源電圧に接続され
る論理素子と、を備え、 第１電源電圧に接続される論理素子の入力端子を半導体
装置の入力端子とし、以下順次、低い方の電源電圧に接
続される論理素子の出力を次に高い電源電圧に接続され
る論理素子の入力端子に接続し、最も高い電源電圧に接
続される論理素子の出力端子を半導体装置の出力端子と
し、 予め定められた電位差は、前段論理素子を操作しこの素
子出力が Hレベルのとき、後段論理素子のONまたは OFF
特性がこの電位差の有無に影響されることなくその出力
特性を維持できる電圧範囲内とする、 ことを特徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、 論理素子は、Ｐチャネル電界効果トランジスタ（以下、
FET と略称する）と、ＮチャネルFET と、を直列に接続
してなるインバータとし、電源電圧分圧手段が分圧する
予め定められた電位差は、分圧された電源電圧に接続さ
れるＰチャネルFET のほぼ閾値電圧とする、 ことを特徴とする半導体装置。 - 【請求項３】請求項１または請求項２に記載の半導体装
置において、 電源電圧分圧手段は、第１電源電圧と第２電源電圧との
間を直列接続する複数の直列回路素子と、この直列回路
素子間の共通接続点と電源0Vライン間に接続される複数
の分流回路素子とからなり、第２電源電圧に接続される
第1n分圧回路は定電流素子を直列回路素子とし定電圧素
子を分流回路素子として定電圧回路を構成し、その他の
分圧回路は電界効果トランジスタのソースとゲートとを
短絡したソース・ドレーン間の回路を直列回路素子とし
この直列回路素子と電源0Vライン間に分流回路素子とし
て分圧抵抗を接続して構成する、 ことを特徴とする半導体装置。 - 【請求項４】請求項３に記載の半導体装置において、 電源電圧分圧手段は、直列回路素子を構成する電界効果
トランジスタに代わって、ダイオードの順方向電圧降下
を用いて構成する、 ことを特徴とする半導体装置。 - 【請求項５】請求項３に記載の半導体装置において、 電源電圧分圧手段は、直列回路素子を構成する電界効果
トランジスタに代わって直列抵抗とし、分流回路素子と
しての分圧抵抗に代わって電圧制御素子を用いて構成す
る、 ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219146A JP2002043923A (ja) | 2000-07-19 | 2000-07-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219146A JP2002043923A (ja) | 2000-07-19 | 2000-07-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002043923A true JP2002043923A (ja) | 2002-02-08 |
Family
ID=18713978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000219146A Pending JP2002043923A (ja) | 2000-07-19 | 2000-07-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002043923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103557A (ja) * | 2009-11-10 | 2011-05-26 | Advantest Corp | ドライバ回路および試験装置 |
-
2000
- 2000-07-19 JP JP2000219146A patent/JP2002043923A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103557A (ja) * | 2009-11-10 | 2011-05-26 | Advantest Corp | ドライバ回路および試験装置 |
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